SOC系统中高效的卷积解交织实现结构

目前ASIC芯片高度集成,针对解调芯片在SOC系统中的集成,设计了一种高效的卷积解交织实现结构,对地址产生及整形单元做了详细阐述,并以DTMB解调模块为例,描述实现过程及实现成果,该设计通过FPGA及ASIC的充分验证,结果证明,此方案设计具有高度的可靠性和稳定性,在SOC系统中极大提高了卷积解交织对总线的访问效率,极大降低了DDR的占用带宽.     

从FPGA到ASIC的风险与对策

由于FPGA的种种优点,越来越多的电子设计师在初次设计电子产品时选择FPGA来完成电路的prototype设计。然后,再在必要时将prototype设计从FPGA转换成ASIC。在此转换过程中有一定的风险,如ASIC电路的复位、时钟树的设计、封装形式的选择以及可测性设计等。文中讨论了这些风险,并给出了减少这些风险的解决方案。     

LFU算法的ASIC实现

为ASIC实现内存管理中页面替换的LFU算法,基于TSMC公司0.18 μm的单元库,用标准逻辑单元库实现LFU算法.通过研究一组数中的最小值检出和最小值地址检出的逻辑规律,简化逻辑,减小了电路规模.通过控制关键路径的级数,达到了减少延迟,提高运行速度的目的.给出了版图和静态时序分析结果.     

亚微米门阵列ASIC中地弹噪声降低技术

由封装电感引起的地弹效应对亚微米门阵列ASIC电路的影响,对门阵列母片的结构和应用情况进行了分析,在逻辑设计、库单元设计、库单元结构、门阵列结构等方面提出了多种改进方法来抑制地弹噪声,并将这些改时方法应用在乘法器电路的改版设计中．取得了非常好的效果     

全数字SPWM信号产生芯片的设计及变频调速应用

针对电力电子领域的需求,设计了新型全数字三相SPWM信号产生芯片。该芯片采用了改进的直接数字频率合成DDS（Direct Digital Frequency Synthesis）算法,以保证芯片的高性能,其输出SPWM信号频率的控制精度为65536级,达到设计要求。为了验证芯片的实用性能,以该芯片为基础设计了变频调速系统的硬件和软件。实验结果表明该系统具有成本低、信号精度高、MCU效率高的特点,系统性能达到应用要求。     

H.264便携式实时编解码器的方案探讨

H.264便携式实时编解码器对实时性、功耗等因素有较高的要求,采用硬件编解码器能够有效地解决这些问题.探讨了基于IP核和基于ASIC的方案,重点介绍了几款H.264不同层次上的全功能编解码芯片.     

ASIC可测试性设计技术

可测性设计技术对于提高军用ＡＳＩＣ的可靠性具有十分重要的意义。结合可测性设计技术的发展,详细介绍了设计高可靠军用ＡＳＩＣ时常用的ＡｄＨｏｃ和结构化设计两种可测性技术的各种方法,优缺点及使用范围。其中,着重论述了扫描技术和内建自测试技术。     

从ASIC到FPGA的转换系统时钟设计方案

基于原型验证的需要和FPGA对ASIC市场的取代．越来越多的ASIC设计需要移植到FPGA＆来实现。然而,ASIC与FPGA在内部结构上差异很大,尤其是时钟结构,在移植过程中需要特别注意。文中以Xilinx公司的Vitrex-4 FPGA为例,对比了ASIC与FPGA的时钟结构,给出了门控时钟、生成时钟和多FPGA时钟同步在设计转换过程中的处理方法。     

一种基于龙芯CPU的结构级功耗评估新方法

如何有效地利用处理器消耗的能量而得到尽可能高的性能成为了目前体系结构研究的热点,在研究中,结构级的功耗评估工具无疑具有重要的作用.在现有的结构级功耗模拟器中,往往只考虑了动态电路以及全定制实现方法下的功耗刻画,而忽略了以静态电路和标准单元设计为主的ASIC设计方法对处理器功耗带来的影响.由此,结合一款高性能、低功耗通用处理器--龙芯2号的具体实现,对其设计特点和功耗特性进行分析,实现了以龙芯2号处理器为基本研究对象的结构级功耗评估方法.该评估方法充分考虑了CMOS静态电路的结构级功耗刻画方法,因此更加适合目前以ASIC设计方法为主的高性能处理器结构的功耗评估.该结构级功耗评估方法与RTL级的功耗评估方法相比,具有速度快和灵活性好的优点.在2.4GHz的Intel Xeon上,该功耗评估方法的速度约为300K/s,是RTL级的评估方法的5000倍,而且误差很小.     

通信数字ASIC的测试

本文追述了通信数字电路测试的一些主要技术，介绍了通信数字ＡＳＩＣ测试方法在国际上的最新进展，展望了它的发展方向。