首页 | 本学科首页   官方微博 | 高级检索  
文章检索
  按 检索   检索词:      
出版年份:   被引次数:   他引次数: 提示:输入*表示无穷大
  收费全文   584篇
  免费   57篇
  国内免费   19篇
电工技术   27篇
综合类   42篇
化学工业   60篇
金属工艺   1篇
机械仪表   18篇
建筑科学   2篇
能源动力   2篇
轻工业   31篇
石油天然气   2篇
武器工业   9篇
无线电   272篇
一般工业技术   6篇
原子能技术   1篇
自动化技术   187篇
  2024年   2篇
  2023年   1篇
  2022年   11篇
  2021年   16篇
  2020年   12篇
  2019年   3篇
  2018年   3篇
  2017年   10篇
  2016年   15篇
  2015年   20篇
  2014年   31篇
  2013年   26篇
  2012年   45篇
  2011年   54篇
  2010年   52篇
  2009年   48篇
  2008年   48篇
  2007年   52篇
  2006年   51篇
  2005年   58篇
  2004年   21篇
  2003年   22篇
  2002年   25篇
  2001年   17篇
  2000年   5篇
  1999年   5篇
  1998年   2篇
  1995年   3篇
  1994年   1篇
  1984年   1篇
排序方式: 共有660条查询结果,搜索用时 0 毫秒
11.
李秀娟  王祖强  张甜 《电子技术应用》2006,32(4):101-102,122
在8位MCUIP核设计中,数据通道部分的设计是整个设计的关键之一。采用自顶向下的设计方法,提出了一种特定的层次化数据通道模型。该数据通道模型由整齐的时钟节拍控制数据通道的开启,经过精心设计的各层子数据通道的选通,有效地避免了内部数据总线读写冲突,规范了设计,降低了功耗,缩短了设计周期。  相似文献   
12.
EDA是现代电子学的标志。本研究对 EDA设计方法及其发展进行了综述。  相似文献   
13.
文章提出了VersaPHY的IP核的实现方案;根据VersaPHY协议,分析了VersaPHY的标签、数据包和寄存器,完成了VersaPHY的IP核设计;在Altera QuartusⅡ开发平台上,结合Verilog HDL语言和其自带的IP CORE实现了VP-Label寻址的数据包(读请求包、读响应包、写请求包、写响应包)的接收和发送;最后借助于QuartusⅡ集成开发环境提供的SignalTapⅡ逻辑分析仪进行验证,结果表明,该系统可以实现不同速度(100Mb/s、200Mb/s、400Mb/s、800Mb/s)的VersaPHY的数据包的传输,工作稳定可靠,满足实际应用需求。  相似文献   
14.
通用数字调制变频模块的实现与应用   总被引:3,自引:0,他引:3  
介绍一个嵌入式通用数字调制变频模块,它既可作为调制器又可作为变频器使用,并具有占用资源少、速度高等优点。着重讨论了其实现与应用,给出了设计和测试结果。  相似文献   
15.
ST-BUS是广泛应用于E1通信设备内部的一种模块间通信总线。结合某专用通信系统E1接口转换板的设计,本文对ST-BUS总线进行了介绍,讨论了ST-BUS总线接口收发模块的设计方法,给出了VerilogHDL实现和模块的时序仿真图。  相似文献   
16.
张洪亮 《电讯技术》2012,52(6):1022-1026
针对现有的航空总线系统结构复杂、传输速率低、电磁兼容性差等问题,提出了一种基于FPGA的总线型低压差分信号(BLVDS)总线解决方案.介绍了BLVDS的总线结构,对BLVDS的通信方式和基于FPGA使用硬件描述语言实现BLVDS总线通信的方法进行了深入研究.同时,分析了信号传输质量,在工程中验证了其高速率和高可靠的总线传输特性,为新一代航空高速总线系统提供了参考.  相似文献   
17.
研究了用于IEEE802.11b无线局域网中的一种高效调制方式--CCK调制方式,提出一种全新的、用FPGA实现的CCK调制、解调方法,这种全新的方法简化了计算过程,减少了计算工作量.运用Verilog HDL语言在最新的Cy-cloneⅢ器件(EP3C25F324C8NES)上完成了最新电路的实现.该方案用FPGA可实现节省硬件资源,提高CCK调制、解调的速度,实现CCK调制、解调的全数字化SOPC设计.  相似文献   
18.
提出一种基于AVS标准码流分割模块的硬件设计方案.简要介绍了码流分割模块的功能,根据码流特点进行硬件结构划分并重点阐述具体的硬件实现过程.采用Verilog HDL语言进行设计和仿真,实现了码流的正确解析,并与解码器其他模块结合通过了FPGA验证.仿真结果表明,整个硬件系统结构能在80 MHz时钟频率下完成30f/s(帧/秒)码流的实时解码.  相似文献   
19.
基于可综合风格的Verilog HDL技术,采取控制单元与数据通道分离的设计结构,对320×256红外焦平面阵列的开窗寻址电路进行RTL级建模,设计了具有对红外焦平面阵列任意开窗寻址功能和读出顺序可上下左右翻转功能的寻址电路。并在Cadence NC Verilog环境下进行编译与仿真,仿真结果表明整个设计能够实现预期寻址功能,满足IRFPA读出多样化的需求。  相似文献   
20.
The cerebral synthesis of cholesterol is mainly handled by astrocytes, which are also responsible for apoproteins’ synthesis and lipoproteins’ assembly required for the cholesterol transport in the brain parenchyma. In Alzheimer disease (AD), these processes are impaired, likely because of the astrogliosis, a process characterized by morphological and functional changes in astrocytes. Several ATP-binding cassette transporters expressed by brain cells are involved in the formation of nascent discoidal lipoproteins, but the effect of beta-amyloid (Aβ) assemblies on this process is not fully understood. In this study, we investigated how of Aβ1-42-induced astrogliosis affects the metabolism of cholesterol in vitro. We detected an impairment in the cholesterol efflux of reactive astrocytes attributable to reduced levels of ABCA1 transporters that could explain the decreased lipoproteins’ levels detected in AD patients. To approach this issue, we designed biomimetic HDLs and evaluated their performance as cholesterol acceptors. The results demonstrated the ability of apoA-I nanodiscs to cross the blood–brain barrier in vitro and to promote the cholesterol efflux from astrocytes, making them suitable as a potential supportive treatment for AD to compensate the depletion of cerebral HDLs.  相似文献   
设为首页 | 免责声明 | 关于勤云 | 加入收藏

Copyright©北京勤云科技发展有限公司  京ICP备09084417号