A novel clock generation algorithm for system-on-chip based on least common multiple

Due to increase in the number of Intellectual Property (IP) cores, clock generation in current day System-on-Chips (SoCs) is facing a crisis. The conventional method of using a dedicated Phase Locked Loop (PLL) to generate the clock for each IP core is becoming inefficient in terms of power and cost. We propose an algorithm based on Least Common Multiple (LCM) to minimize the number of PLLs required to generate the clocks for the IP cores in a SoC. This is done by finding an Optimum Operating Frequency (OOF) for each IP core within 10% below the maximum operating frequency of the core. The OOF is chosen such that the LCM of the OOF of all the IP cores is minimized. Simulated annealing is used to find the LCM. This LCM is the crucial high frequency from which maximum number of clocks can be derived by clock dividers.     

甚高频信号源的设计

为了给小型信标模拟器提供甚高频载波,利用锁相环（phase loop lock,PLL）频率合成原理,使用集成锁相频率合成器ADF4360-8设计甚高频（ultra high frequency,UHF）信号源,详述了电路的硬件设计,简要介绍了软件设计。实验结果表明,频率误差小于±0.002%,达到了预期的技术指标。     

基于SMO的PMSM磁极位置检测技术

为构造低成本、高可靠性的永磁同步电机(PMSM)无位置传感器控制系统,对基于滑模观测器(SMO)的PMSM磁极位置检测技术进行研究.基于滑模变结构和矢量控制理论设计了滑模观测器,用于估算电机的反电势,并构造了采用锁相环(PLL)结构的磁极位置检测单元.仿真和实验结果表明,所设计的观测器能较准确地估算电机反电势,但存在一定的高频抖振,而锁相环单元能在很大程度上减小高频分量对角度估算的影响,提出的方法能实现较高精度的磁极位置检测.     

弱电网下基于锁相控制并网变换器小扰动同步稳定分析

该文对弱电网下基于锁相控制并网变换器的小扰动同步稳定问题进行研究。首先,以机理化揭示并网变换器同步特性为目标,通过将其和传统同步机的同步动态进行类比等效,建立适用于并网变换器同步稳定分析的类Heffron-Phillips动力学模型。进而借鉴传统电力系统低频振荡分析思路,采用复转矩系统法分析思想,将锁相环主导的同步振荡模式阻尼分为两部分:锁相环自身固有阻尼分量和弱电网下复杂控制耦合引入的附加阻尼分量,进而从阻尼特性的角度揭示弱电网下并网变换器同步稳定机理,并从影响固有或附加阻尼分量的角度,研究电网阻抗、控制器参数等因素对小扰动同步稳定性的影响。该文研究结果清晰揭示了弱电网下并网变换器同步失稳机理,并为后续同步稳定控制指明了思路。     

同步旋转坐标系下的BLDCM滑模观测器算法设计

为了实现无位置传感器无刷直流电机(BLDCM)矢量控制系统中电机转子位置的准确估计,提出了一种基于同步旋转坐标系的滑模观测器算法。该方法直接在同步旋转坐标系中设计滑模观测器,以获取电机反电动势信息,再通过锁相环技术从估计的反电动势中提取电机转子的速度和位置角度信息。针对滑模观测器的高频抖振问题,采用饱和函数代替滑模观测器的符号函数。最后,通过仿真将所提算法与传统滑模观测器算法对比,并对所提算法进行实验验证。仿真与实验结果表明该算法能够准确跟踪转子的速度和位置,验证了所提算法的正确性与可行性。     

Performance control for interconnection of identical systems: Application to PLL network design

In this paper, the problem of the control law design for interconnected identical systems ensuring the global stability and the global performance properties is under consideration. Inspired by the decentralized control law design methodology using the dissipativity input–output approach, the problem is reduced to the problem of satisfying two conditions: (i) the condition on the interconnection and (ii) the condition on the local subsystem dynamics. Both problems are efficiently solved applying a (quasi‐) convex LMI optimization and standard H_∞ synthesis. The proposed design methodology is applied to the control law design of a synchronous PLL network. Copyright © 2014 John Wiley & Sons, Ltd.     

一种改进的谐波电流检测方法

针对传统的ip-iq谐波电流检测方法采用锁相环虽然能得到三相电流的基频和初相角,但当电网电压发生畸变时则存在检测精度较低、电路复杂的问题,提出了一种改进的无锁相环的谐波电流检测方法;详细分析了当电网电压发生畸变时,在三相电流对称和不对称的情况下该改进方法的检测原理,并给出了该改进方法应用于单相电路谐波电流检测的实现。实验结果表明,该改进方法能够准确、实时地检测谐波电流,且算法简单。     

低杂散低相噪频率合成器的设计

DDS＋PLL是目前频率合成技术的常用组合方式之一。首先就DDS＋PLL的几种常用合成方式的特点进行了简单介绍．然后着重利用DDS激励PLL的混频合成方式,实现了一种低杂散低相噪的频率合成器的设计。设计中首先在理论分析的基础上选出了合理的设计方案,然后对各项指标进行了可行性分析,尤其对输出相位噪声和组合杂散进行了详尽的阐述。最终通过理论分析,合理的选取时钟频率巧妙地避开了近端的杂散,用试验结果证明了该方案的可行性。     

基于FPGA的PLL频率合成器

应用FPGA,采用PLL频率合成技术,结合教学实验平台的需要,设计出了一个整数/半整数频率合成器,输出范围为1 kHz～999.5 kHz,步进频率可达到0.5 kHz.与以前的教学实验装置相比,系统在性能指标、直观性等方面都有所提高,不仅可以用于教学实验,还可以用作频率源、频率计.     

一种基于电荷泵锁相环的快速啁啾发生器

调频连续波(FMCW)雷达常用于测量多个目标的距离和速度,被广泛用于自动驾驶场景中。FMCW雷达产生的线性调频波称为啁啾(Chirp),通常由锁相环(PLL)电路产生。由于带宽有限,传统锯齿啁啾下降时间过长,降低了雷达性能。文章提出了一种基于分段电流电荷泵的快速啁啾发生器设计方案。调频阶段采用最佳电荷泵电流,即最优环路带宽,可保证啁啾的线性度。啁啾下降阶段使用更大的电流,可缩短下降时间。仿真结果表明,啁啾发生器频率输出范围为19.25～20.25 GHz, 1.2 V电压下整体功耗为31.8 mW。PLL带宽为1.5 MHz时,锯齿形啁啾下降的最大调制速率为454 MHz/μs。与恒定电荷泵电流方式相比,下降时间缩短了80%。