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61.
一种千兆以太网控制器中VCO的设计 总被引:3,自引:0,他引:3
随着通信网络技术的迅速发展 ,以太网技术得到了广泛的运用。千兆以太网是以太网的一种 ,作为一种新的网络体系 ,千兆以太网已成为组建局域网的首选方案。本文中所提出的 VCO(压控振荡器 )是千兆以太网控制器中 PLL (锁相环 )的一个部分。由于 VCO决定了控制器的工作速率 ,因此 VCO的设计是千兆以太网控制器设计的关键。本文给出了 VCO的电路仿真的结果与设计出的版图 ,并对电路与版图的设计方法进行了探讨。本文中所设计的 VCO采用了 TSMC 0 .2 5μm CMOS工艺实现 ,中心振荡频率为 1.2 5 GHz,输出电压的幅度为 62 0 m V,版图的面积为 10 0× 10 0μm2。 相似文献
62.
在SDH同步系统中,解同步电路直接关系到输出抖动的指标,设计的关键是比物泄漏和锁相环电路,本文使用自适应比特泄漏法,给出了一个比特泄漏和锁相环电路设计实例,并给出测试结果。 相似文献
63.
本文介绍了在AV4033频谱分析仪中小数环的的原理及各部分的功能。为了解决环路工作过程中不稳定,容易失锁的问题,在环路滤波器前端电阻上并联一个补偿电容,并提供了获取电容值的算法。采用该方法后,明显提高了小数环路的增益,促进了环路的捕捉与锁定。 相似文献
64.
本文提出了一种用于脉冲式超宽带接收机的低抖动,低杂散多相输出锁相环。为了同时满足低抖动、低功耗和输出多相时钟这些需求,该锁相环基于一个环形振荡器结构。为了提高多相时钟的时间精度和相位噪声性能,设计了一个改善了噪声和匹配特性的压控振荡器。在设计中,通过良好的匹配电荷泵和仔细选择环路滤波器带宽来抑制参考频率杂散。测试结果表明,当载波频率为264 MHz时,1 MHz失调频率下的相位噪声为-118.42 dBc/Hz,均方根抖动为1.53 ps,参考频率杂散为-66.81 dBc。该芯片采用0.13 µm CMOS工艺制造,1.2 V电源电压下功耗为4.23 mW,占用0.14 mm2的面积。 相似文献
65.
GPS接收机载波跟踪环设计与分析 总被引:1,自引:0,他引:1
针对GPS接收机载波跟踪环环宽与跟踪的动态性能问题,在分析影响GPS信号动态性能的主要参数热噪声、晶振Allan相位噪声、晶振振动相位噪声和动态应力的基础上,通过对不同阶数的锁相环、锁频环跟踪门限分析与仿真,主要解决了如何设计GPS接收机的载波跟踪环路的带宽,并使系统性能达到最佳的问题,即使用环宽为18 Hz的二阶锁相环辅助环宽为10 Hz的三阶锁频环可以跟踪动态范围小于10 g、100 g/s的高动态信号。 相似文献
66.
67.
A novel toggled flip-flop(TFF) divide-by-two circuit(DTC) and its optimization method based on a large-signal analysis approach are proposed.By reducing the output RC constant in tracking mode and making it large in latching mode,compressing the internal signal swing as well as compensating the current leaked in the latching mode, the operating frequency range is greatly expanded.Implemented in a SMIC 0.13μm RF CMOS process with a 1.2 V power supply,it can work under an ultra-wide frequency band ranging ... 相似文献
68.
69.
《Microelectronics Journal》2015,46(7):617-625
A low phase noise and low spur phase-locked loop (PLL) for L1-band global positioning system receiver is proposed in this paper. For obtaining low phase noise for PLL, All-PMOS LC-VCO with varactor-smoothing technique and noise-filtering technique is adopted. To reduce the reference spur, a low current-mismatch charge pump is carefully designed. A quasi-closed-loop auto frequency control circuit is used to accelerate the lock process of PLL. The PLL is fabricated in 180 nm CMOS Mixed-Signal process while it operates under 1.8 V supply voltage. The measured output frequency of PLL is 1.571 GHz and output power is −1.418 dBm. The in-band phase noise is −98.1 dBc/Hz @ 100 kHz, while the out-band phase noise is −130.3 dBc/Hz @ 1 MHz. The reference spur is −75.8 dBc at 16.368 MHz offset. When quasi closed-loop AFC is working, the measured lock time is about 10.2 μs. 相似文献
70.