JPEG2000中位平面编码的VLSI结构设计

位平面编码用于对量化的离散小波变换的码块数据进行编码.通过对位平面编码算法的分析和C语言验证,给出了位平面编码的四种基本编码操作和三个编码通道具体的VLSI结构实现.对位平面编码器的VLSI结构进行了仿真和综合,在图像验证系统上用逻辑分析仪实际测量的结果与仿真结果一致.该位平面编码器可在50 MHz的主频下,完成32×32码块数据的编码.所设计的位平面编码器已经作为单独的IP核应用于目前正在开发的JPEG2000图像编码芯片中.     

OFDM中的FFT模块设计及其FPGA实现

提出了一种适用于OFDM系统FFT模块的FPGA实现方法。用硬件描述语言Verilog HDL进行了描述,用ISE6．2i工具完成了设计的输入、综合及布局布线,并用Xilinx SpartanⅡFPGA进行了验证。结果表明,所设计的FFT模块在精度和资源上达到了预期目标,具有简单、高效的特点,可以满足某些OFDM系统的需求。     

基于Verilong-HDL自动售货机的设计与实现

Verilog硬件描述语言能够用软年语言的方式描述硬件特性,并可用仿真方式完成电路的调试,使得硬件开发周期和成本大大降低,本文介绍了VerilogHDL的特点和应用,并以自动售货机为例,详细说明了其实现过程,并给出了实现代码和仿真波形。     

基于Verilog HDL的ADC0809采样控制器设计

介绍了芯片ADC0809的工作原理和如何利用Verilog HDL硬件描述语言设计ADC0809采样控制电路，同时给出采样控制电路在Quartus Ⅱ4．0软件环境下的功能仿真波形，并通过Altera公司的CPLD器件EPIK30TC144—3和GW48EDA教学试验系统来实现A／D采样控制器。实践证明设计的电路能够稳定、可靠的工作。     

时序彩色LCoS数据接口的优化设计

介绍一种在时序彩色LCoS微显示集成电路芯片内部运用的串人并出数据变换方法，即将外部串行输入的数据作并行输出处理，使得在同一时钟周期内可写入更多的像素数据，减少像素数据的写入时间。为液晶响应和光照留下更多的时间，保证图像亮度，提高图像显示质量。使用该方法可以节省芯片外部管脚数目。降低产品成本。该方法在单片和三片式LCoS中都可运用。采用Verilog HDL对该数据变换模块进行设计，并进行了逻辑功能仿真，仿真结果表明该方法能将像素数据写入时间缩短约一半。能完成预期功能。     

高端SOC芯片的外部存储器接口设计

文章以一款24位高端SOC的设计经历，简单描述了SOC芯片的外部存储器接口设计以及实现方式。该方案的一个特点是：提出了在不同类型存储器存储空间之间可以进行存储空间的切换。并以SRAM的接口设计为例简单的介绍了如何进行外部存储器的接口设计。     

28FJ3A系列FLASH存储器与FPGA的接口设计

简要介绍28FJ3A系列FLASH存储器的特点，详细说明了该系列存储器与FPGA接口的设计思路以及如何用4个状态机实现读写控制，给出了Verilog语言程序实例。     

28FJ3A系列FLASH存储器与FPGA的接口设计

简要介绍28FJ3A系列FLASH存储器的特点,详细说明了该系列存储器与FPGA接口的设计思路以及如何用4个状态机实现读写控制,给出了Verilog语言程序实例。     

基于FPGA的直接序列扩频发射机的设计与实现

This paper presented an implementation of a direct sequence spread spectrum transmitter, which used FPGA as a hardware platform, and Max- plusII as a design tool. And the modules were designed using Verilog HDL and the top layer was designed based on graphical method. In this design, Bits to be transmitted are read from ROM circularly, and the channel coding utilizes (2,1,7) convolution codes. The spread spectrum module adopted kasami codes with a spread length 255. And a 3 bit quantization is used for polar transformation. Between every bit, 7 bits were inserted in interpolation module. The output filter is a 16 level FIR filter. The Verilog HDL codes, block diagram of the whole system, and the simulation results were presented in this paper. The result of the simulation showed that this is a high accurate and stable design without any glitch.     

16点基4-FFT芯片设计技术研究

FFT算法是高速实时信号处理的关键算法之一,在很多领域有广泛应用。文中采用了基-4,按时间抽取FFT算法,完成了16点,32bit位长,定点复数FFT的设计。基-4蝶形单元中采用32位Booth算法乘法器,并使用3级流水线设计,并行的处理四路输入数据,极大地提高了FFT的处理速度。本设计划分为多个功能模块,全部采用Verilog HDL语言描述,并且通过仿真验证。