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61.
为了提高模型机指令执行的并行性,使用Verilog HDL并采取top-down设计方法,利用确定的有限状态自动机(DFA)理论,设计并实现了一台具有指令级并行性的流水线模型机的方案.阐述了该流水线模型机的DFA设计算法与Verilog HDL的实现方法,并给出了相应的仿真测试.测试结果证明,该模型机能并行处理4条指令,并具有预取指令和旁路功能. 相似文献
62.
63.
基于FPGA的FFT算法硬件实现 总被引:1,自引:0,他引:1
设计了一种基于FPGA的1 024点16位FFT算法,采用了基4蝶形算法和流水线处理方式,提高了系统的处理速度,改善了系统的性能。提出了先进行前一级4点蝶形运算,再进行本级与旋转因子复乘运算的结构,合理地利用了硬件资源。对系统划分的各个模块使用Verilog HDL进行编码设计。对整个系统整合后的代码进行功能验证之后,采用Quartus Ⅱ与Matlab进行联合仿真,其结果是一致的。该系统既有DSP器件实现的灵活性又有专用FFT芯片实现的高速数据吞吐能力,在数字信号处理领域有广泛应用。 相似文献
64.
65.
基于FPGA的带CRC校验的异步串口通信 总被引:1,自引:0,他引:1
由于FPGA具有速度快,效率高,灵活稳定,集成度高等优点,所以为了提高串口通信的速度和效率,在串行通信中采用FPGA来实现串口通信是十分必要的。由于通信传输的不确定性以及干扰等原因,串行通信经常会出现异常情况。然而,在串行通信中添加CRC校验,可以提高通信的可靠性。采用VerilogHDL设计的一个带CRC校验的串口通信程序,对其下载到FPGA芯片中进行实验验证,得到的结论是用FPGA进行串口通信,可大大提高通信的速度和效率,且CRC校验确保了通信的准确性及卡可靠性。 相似文献
66.
基于数字ASIC设计流程的DDS设计与实现 总被引:1,自引:0,他引:1
作为第三代频率合成技术,直接数字频率合成器具有显著的优点并得到广泛的应用。在此结合数字ASIC设计流程,利用流水线技术和函数对称性性质,设计并实现一个优化的DDS电路。从系统结构划分到自动布局布线,逐步介绍各个设计阶段的目的、使用软件及设计要点。经过分析,最终得到的DDS电路能够运行在150MHz系统时钟下,并且具有较小的面积,满足设计要求。 相似文献
67.
68.
基于AHB总线的DMA控制器的实现与应用 总被引:1,自引:0,他引:1
通过对AMBA2.0总线结构的介绍以及AHB总线的分析,结合在第三代移动通信终端基带芯片的开发和设计的实际应用,给出了在AHB总线上设计实现DMA控制器的一种方法,并用硬件描述语言(Verilog HDL)实现对DMA控制器的设计,同时用仿真工具进行了仿真分析,并通过可编程逻辑器件(FPGA)完成对设计的验证,形成完整可复用的IP软核,最后该设计成功应用于第三代移动通信终端基带芯片。 相似文献
69.
针对某型导弹测试设备电路板检测仪激励信号源具体要求,采用了基于直接数字频率合成技术(DDS)的信号发生器设计方法,介绍了DDS的工作原理,详细阐述了基于FPGA设计DDS信号发生器的主要环节和实现的方法。采用了硬件描述语言Verilog HDL,完成了信号发生器的电路设计和功能仿真,并通过DE2—70开发板结合嵌入式逻辑分析仪Signal—Tap Ⅱ进行了分析验证。实验结果表明,该信号发生器能较好地产生所需激励信号,具有较高的实用价值。 相似文献
70.
介绍了一种基于现场可编程门阵列(FPGA)的Turbo码译码器的完整的设计方案和设计结果,采用Max-Log-MAP译码算法,用Verilog语言编程,提出了正序运算和逆序运算同时进行,以及采用数组型存储器存储中间运算结果的方案,使译码速度得到提高。文中给出了Turbo码译码原理、Max-Log-MAP算法分析、基于FPGA的设计方案及实现框图、算法时序图及速度分析、仿真波形图及性能分析,结果表明,该方案正确可行,译码/纠错正确无误,且译码速度快。 相似文献