总线协议中的CRC及其在SATA通信技术中的应用

分析了基于总线协议下的CRC校验关键技术的算法及实现原理。提出了一种适合总线协议生成多项式的CRC产生器与校验器的硬件电路实现方法。通过该方法,依照SATA国际I/O标准,编写的CRC产生器与校验器Verilog 代码,已通过VCS的仿真验证,并成功集成于SATA总线,实现了该总线的通信。该方案进行的CRC产生器和校验器设计,具有可靠性高,实用性广,便于提高工程开发效率等优点。     

一种直接序列扩频发射机的Verilog实现

以FPGA为硬件平台,以QuartusII为设计工具,来实现该发射系统.顶层采用图形设计方式,各个模块均采用Verilog语言进行设计.编码模块采用了CRC编码与卷积编码相结合,扩频模块采用m序列进行扩频,调制模块采用2DPSK调制.最后文章给出了整体联调仿真结果,达到了预期的效果.     

用Verilog HDL进行FPGA设计的原则与方法

Verilog HDL是目前较流行的一种硬件描述语言,在FPGA设计中有着广泛的应用.本文首先介绍了Verilog HDL语言的特点以及用其进行FPGA硬件开发的原则,然后在熟悉FPGA的硬件结构原理的基础上,遵循FPGA设计流程,以分频器和状态机为例,分别讨论了组合逻辑电路和时序逻辑电路各自的特点及其设计输入方法;最后结合FPGA的硬件特点,分析了将用Verilog HDL语言设计的电路的进行综合与设计优化并最终实现为硬件电路的方法.     

基于PC的逻辑分析仪设计

作为传统的台式逻辑分析仪的替代,基于PC的逻辑分析仪成了新的发展方向。这篇文章介绍了基于PC的逻辑分析仪的设计方案,方案采用了Garfield4处理器和CPLD。文章对一些功能模块的设计进行了详细阐述。     

基于Verilog HDL的FIR数字滤波器设计与仿真

本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点;结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合;利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。     

条码检测装置中CCD图像采集电路的设计

为了实现对条码的在线采集,对采集对象进行实时检测和进一步处理,基于FPGA芯片,利用Verilog语言采用自顶向下的设计方法对图像采集电路进行了设计。图像采集单元与上位机之间通过UART进行通信,通过编码器的控制实现对条码的图像采集。其中,使用硬件描述语言对于CCD和AD芯片驱动时序的实现方法进行了设计。经过平台调试,结果表明:基于FPGA的图像采集电路实现了图像的实时采集,为提高条码的检测速度和效率提供了保证。     

JPEG2000位平面编码器的硬件实现

采用三个状态机控制编码操作,并采用局部优化和模板数据缓冲技术,提出了一种简单、灵活的新结构,提高了编码效率,减小了硬件实现的资源消耗,在码块处理上也具有很大灵活性。设计了硬件结构的VerilogHDL模型,进行了仿真和逻辑综合,并用FPGA进行了验证。仿真和综合结果表明,设计的硬件结构是正确的,最高频率可达82MHz,满足设计要求。     

基于FPGA的LED屏控制器设计

通过对大型户外全彩LED显示屏的研究,基于FPGA设计了一种LED显示屏的控制系统。该系统主要工作基于Altera公司提供的DE1开发板上进行设计,在Quartus II的软件开发环境下,采用层次化设计,用Verilog HDL语言建立分频时钟模块、数据采集和重组模块、扫描驱动模块,最后连接成一个整体的系统模块,进行仿真和调试,完成FPGA控制系统的设计。通过SPI通信协议发送数据,完成了64×64的LED屏的图形显示,从而验证了LED大屏幕的设计方法。本方案实现的显示控制系统方法,满足目前LED大屏幕区域显示和高速处理图像数据的要求,具有稳定性高、设计灵活等特点。     

CRC-16算法与FPGA实现

以16位CRC-16校验码为例,在对CRC校验码原理和一般的串行CRC生成算法进行分析的基础上,改进了串行CRC算法,并进一步推导出并行CRC算法。利用QuartusⅡ集成环境和VerilogHDL语言工具将算法转变为校验码生成电路,并进行验证比较,最后在FPGA上进行了硬件电路的仿真和实现。结果表明,并行CRC算法在速度方面明显优于串行CRC算法,但会牺牲较大的硬件空间。     

UART微控制器设计方法及其FPGA实现

为满足FPGA与PC之间的通信需求,提出了一种FPGA的通用异步收发器设计实现方法。在Xilinx ISE 11开发平台上采用Verilog HDL硬件描述语言及其自带的IP CORE,实现了UART精确波特率时钟模块、UART发送模块和UART接收模块。并在ISE环境下进行综合建模仿真,给出各模块的仿真时序图以及综合生成的RTL图。实验通过Xilinx公司的XC2VP30 FPGA开发板对程序进行下载运行调试,与PC进行实时通信,结果表明,UART控制器工作稳定可靠,较好地实现了数据串行通信,达到预期设计要求。