科胜讯推出用于移动应用的新型低劝耗、高清晰度音频编解码器

科胜讯系统公司日前推出CX20752和CX20754两款低功耗高清音频编解码器。该CX20752和CX20754遵从英特尔高清音频规范1．1，其音频保真性能超出了MicrosoftWLP4．0台式机和笔记本电脑的premium logo要求。两款编解码器内置2个取样频率高达192kHz的24位立体声数模转换器和2个取样频率高达96kHz的24位立体声模数转换器，     

高精度流水线模数转换器的全定制版图设计

采用0.18μm混合信号1P6M CMOS工艺,介绍了一种高精度流水线模数转换器的全定制版图设计。该芯片为数模混合信号IC,工作电压1.8 V/3.3 V,具有12位的采样精度和25 MHz的工作频率。版图设计过程中使用了合适的版图布局和电源、地线网络结构,重点介绍了采样保持模块设计上的一些结构和技巧。芯片测试结果表明芯片功能全部实现、性能良好,版图设计较好地实现了电路功能。     

用于列ADC电路的斜坡发生器设计

设计了一种用于CMOS图像传感器列级模数转换器(Analog-to-Digital Converter,ADC)电路的10位斜坡发生器.详细介绍了电路的整体结构、工作模式以及仿真结果.在电路中采用了两级转换的方式,并设计了电阻阵列式多路斜坡发生器.在Cadence设计平台下,对模拟电路进行了设计、仿真和版图设计.采用0.5μm双层多晶三层金属(Double Poly Triple Metal,DPTM) CMOS工艺对电路进行了制作.仿真结果表明,该设计基本满足相关要求.     

软件无线电架构的导航接收机模拟前端设计

针对基于超外差或低中频的传统导航接收机模拟前端电路功能复杂、功耗高、不利于单片集成等问题,基于模拟最小化,数字最大化的思想,通过芯片内部集成高增益射频放大器、低功耗的高速模数转换器、低抖动的时钟锁相环,创新性地设计并实现了一款基于软件无线电架构的接收机模拟前端电路。通过55 nm CMOS工艺电路设计、版图设计、仿真及硅流片验证,测试结果表明该接收机前端电路各模块功能正常,实现了单个模拟接收通道处理多模导航信号,极大地降低了模拟电路的规模及功耗并成功应用于一款多模导航SoC芯片中。     

一种SAR ADC电容失配自测量与数字校准技术

为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。     

基于FPGA+ARM的小目标高效探测声呐数据采集传输系统设计

针对小目标高效探测声呐数据采集系统高精度和实时性要求,设计了一种基于FPGA+ARM的声呐数据采集传输系统.利用FPGA的高度并行处理能力采集多通道声呐数据,利用ARM强大的数据处理能力和灵活的进程运行能力,解析、拆分下控协议,计算参数数据,转换格式,控制电子线路各电路板运行状态.实验结果证明该系统具有高可靠性、高精度...     

基于数字自校准的14位SAR ADC的设计

为了降低电容型模数转换器（ADC）中的电容失配带来的非线性影响,提出了一种基于复用低位电容自校准的逐次逼近型（SAR）ADC电路结构,利用低位电容转化高位电容失配引起的误差电压,实现高位电容失配校准。在55 nm CMOS工艺下实现了该ADC结构。该结构ADC工作过程为失调误差提取与正常转换两阶段,失调误差提取阶段中利用低位电容将高位电容失配产生的误差电压转换为误差码并存储,将误差码与正常转化数字码求和得到最终的数字输出,实现电容失配自校准。为了提高ADC采样速率,该结构通过分段结构将电容阵列分为三段降低了单位电容数量。仿真结果表明,在1.2V电源电压,80 MSPS采样速率下,引入电容失配后电路功耗为3.72 m W,有效位数为13.45 bit,信噪失真比（SNDR）为82.75 dB,相比未校准分别提高4.41 bit,26.58 dB。     

10b 80MHz/s流水线结构模数转换器设计及系统仿真

使用了MATLAB提供的SIMUL INK工具箱,对1.5位/级10b流水线结构模数转换器系统进行了设计及系统仿真。用SIMUL INK建立起每级的仿真模型,并将其封装成一个模块,然后把9级模块级联起来,建立起系统的模型。运行结果表明,通过该方法建立起来的模型能够达到10b的分辨率和80MH z的采样速率。     

一种流水线结构A/D转换器的速度分析方法

提出了一种开关电容流水线结构A/D转换器(ADC)的速度分析方法。流水线结构ADC的速度取决于其级电路中开关电容反馈放大器的建立速度。根据流水线结构的特点,推导出输入等效阶跃电压的计算公式。将建立过程划分为大信号和小信号工作区,分别用不同的跨导运放(OTA)模型进行分析,得出了OTA指标、采样电容值等电路参数与建立时间之间的关系式。通过对一个10 bit流水线结构ADC的MATLAB进行仿真,验证了所提出的分析方法和得到的关系式的有效性。     

多通道逐次逼近型10 bit 40 Ms/s模数转换器的设计

设计了一个多通道逐次逼近型结构的10 bit 40 Ms/s模数转换器(ADC).由于采用时间交叉存取技术,提高了整个芯片的转换速度,同时通过运用比较器自校准和电容自校准结构,提高了整个电路的转换精度.本芯片采用Chart 0.25μm2.5 V工艺,版图面积为1.4 mm× 1.3 mm.40 MHz工作时,平均功耗为33.68 mW.输入频率19.9 MHz时,信号噪声失真比(SINAD)为59.653 3 dB,无杂散动态范围(SFDR)为74.864 6 dB.