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随着网络带宽的快速增长,正则表达式匹配逐渐成为网络数据处理系统的性能瓶颈。为了获得更高的匹配效率,基于FPGA的正则表达式匹配引擎成为近年来的研究热点之一,而将正则表达式高效的转换成硬件描述语言是其中的关键技术。首先分析了正则表达式转换为硬件电路的算法,然后在此算法基础上实现了一个编译器。最后在Modelsim平台上进行了仿真,仿真结果证明了编译器的正确性。 相似文献
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基于Verilog HDL语言的带左转复杂交通灯设计 总被引:1,自引:0,他引:1
本设计选用了目前应用较为广泛的Verilog HDL硬件描述语言,实现对路口交通灯系统的控制器的硬件电路描述。这种硬件电路描述在Altera公司的EDA软件平台MAX PLUSⅡ环境下通过了编译,仿真,并下载到CPLD器件上进行编程制作,实现了交通灯系统的控制过程。 相似文献
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从CPU的总体结构到局部功能的实现采用了自顶向下的设计方法和模块化的设计思想,利用Xilinx公司的SpartanII系列FPGA,设计实现了八位CPU软核。在FPGA内部不仅实现了CPU必需的算术逻辑器、寄存器堆、指令缓冲、跳转计数、指令集,而且针对FPGA内部的结构特点对设计进行了地址和数据的优化。 相似文献
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Verilog Testbench设计技巧和策略 总被引:5,自引:0,他引:5
仿真Testbench的设计是Top-Down流程中非常关键的一个环节,但是很多设计者却感到困难较大。实际上,verilogHDL有着较强的行为建模能力,可以方便地写出更加高效、简洁的行为模型。论文结合一个ATM测试平台的Testbench设计,讨论了Testbench的结构和总线功能模型(BFM),并对使用BFM模型进行Testbench设计的策略和方法进行了探讨,希望能对广大设计者有所帮助。 相似文献