高速RS(204,188)译码器的FPGA实现

介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.     

基于FPGA的数据采集系统的研究与实现

针对生产现场的实际要求,利用FPGA集成开发软件Quartusll和Verilog硬件描述语言,基于Cyclone系列芯片设计实现了实时数据采集系统。从设计思路、实现方案以及调试结果等几方面详细阐述了FPGA协调控制下的数据实时采集、存储、传输等实现过程。相关运行结果表明系统性能稳定、响应快速,完全满足设计要求,验证了设计实现方案的可行性和有效性。     

采用AMBA总线的SoC中UART的设计与实现

在“双向有线DTV信道传输SoC芯片”中,采用了AMBA总线作为片上总线,为了与外部设备进行串行通讯,必须设计采用AMBA总线接口的UART。介绍了UART的功能结构与实现方法。采用Top—Down的设计方法进行模块化设计,使用Verilog语言进行描述．最终用FPGA验证通过并投入使用。     

基于FPGA的CRC编解码算法研究

为抵抗复杂传输环境对通信数据造成的影响,对循环冗余校验码CRC这一通信系统中常用的差错控制技术展开研究,设计一套算法在软硬件层面深入挖掘CRC的潜力。在简介循环冗余校验基本原理的基础上,以国际标准CRC-16为研究对象,分析编码和解码过程,在Quartus II上开发平台,运用Verilog硬件描述语言实现CRC的编码与解码。采用Modelsim软件进行仿真验证,结果表明所设计算法的正确性。算法基于可编程硬件技术实现CRC编码与解码,具有运行速度快、容易迁移的优点。     

JPEG2000中位平面编码的VLSI结构设计

位平面编码用于对量化的离散小波变换的码块数据进行编码.通过对位平面编码算法的分析和C语言验证,给出了位平面编码的四种基本编码操作和三个编码通道具体的VLSI结构实现.对位平面编码器的VLSI结构进行了仿真和综合,在图像验证系统上用逻辑分析仪实际测量的结果与仿真结果一致.该位平面编码器可在50 MHz的主频下,完成32×32码块数据的编码.所设计的位平面编码器已经作为单独的IP核应用于目前正在开发的JPEG2000图像编码芯片中.     

OFDM中的FFT模块设计及其FPGA实现

提出了一种适用于OFDM系统FFT模块的FPGA实现方法。用硬件描述语言Verilog HDL进行了描述,用ISE6．2i工具完成了设计的输入、综合及布局布线,并用Xilinx SpartanⅡFPGA进行了验证。结果表明,所设计的FFT模块在精度和资源上达到了预期目标,具有简单、高效的特点,可以满足某些OFDM系统的需求。     

自控网系统的仿真分析与硬件实现的研究

自控网系统是Petri网的一个子类,与P/T系统相比,有更强的描述能力和更复杂的性质。由于它的非线性关系,无法直接套用其它网系统的分析技术,影响了对它的研究。文章提出了用硬件描述语言对自控网系统进行描述,通过EDA工具进行仿真分析,揭示系统的性质。文章针对计算Fibonacci数列的自控网系统模型,详细介绍了这一方法,给出了ABEL语言源代码和仿真波形,源代码经编译、优化、适配并下载到在系统可编程逻辑器件中,得到了计算Fibonacci数列的专用芯片,这为自控网系统的分析和应用研究开辟了新的途径。     

基于Verilong-HDL自动售货机的设计与实现

Verilog硬件描述语言能够用软年语言的方式描述硬件特性,并可用仿真方式完成电路的调试,使得硬件开发周期和成本大大降低,本文介绍了VerilogHDL的特点和应用,并以自动售货机为例,详细说明了其实现过程,并给出了实现代码和仿真波形。     

基于Verilog HDL的ADC0809采样控制器设计

介绍了芯片ADC0809的工作原理和如何利用Verilog HDL硬件描述语言设计ADC0809采样控制电路，同时给出采样控制电路在Quartus Ⅱ4．0软件环境下的功能仿真波形，并通过Altera公司的CPLD器件EPIK30TC144—3和GW48EDA教学试验系统来实现A／D采样控制器。实践证明设计的电路能够稳定、可靠的工作。     

时序彩色LCoS数据接口的优化设计

介绍一种在时序彩色LCoS微显示集成电路芯片内部运用的串人并出数据变换方法，即将外部串行输入的数据作并行输出处理，使得在同一时钟周期内可写入更多的像素数据，减少像素数据的写入时间。为液晶响应和光照留下更多的时间，保证图像亮度，提高图像显示质量。使用该方法可以节省芯片外部管脚数目。降低产品成本。该方法在单片和三片式LCoS中都可运用。采用Verilog HDL对该数据变换模块进行设计，并进行了逻辑功能仿真，仿真结果表明该方法能将像素数据写入时间缩短约一半。能完成预期功能。