新的相互正交二元零相关区序列集构造法

提出了一种基于任意相同阶的Hadamard矩阵,交织递归构造相互正交二元零相关区序列集的新方法,构造的序列集能达到二元零相关区序列集的理论界.利用参数矩阵对Hadamard序列进行加权,经交织递归构造出零相关区序列集,集合内序列数量是Hadamard矩阵阶数的2倍,且序列集间满足相互正交关系.构造结果表明,参数矩阵取值的多样性可提高相互正交零相关区序列集的数量,能获得大量新的相互正交二元零相关区序列集,为准同步码分多址系统提供更多便于硬件实施的二元地址码集.     

吸湿快干休闲服装面料的设计及性能

采用Coolplus/棉混纺纱、Coolplus长丝与棉纱交织,开发了单层和二重两个系列的吸湿快干织物,并对织物进行了芯吸、透湿率和散湿性测试。结果表明:加入Coolplus纤维后织物芯吸效果明显提高,加入Coolplus短纤纱效果优于长丝;单层织物中加入Coolplus长丝后透湿率高于短纤,二重织物中Coolplus短纤纱或长丝作为里纬时透湿率好于表纬;加入Coolplus短纤纱或长丝后织物散湿性提高,二重织物中Coolplus短纤纱或长丝作为表纬时散湿性好于里纬,加入Coolplus长丝后散湿性好于短纤纱。     

跨越建筑物的高压输电线三维电场仿真

传统的二维模型已不能正确描述输电线下存在建筑物时高压线下工频电场分布,提出了采用模拟电荷法,综合考虑线路弧垂,建立有建筑物时工频电场的三维数学模型,对电场进行仿真,给出仿真结果,与没有建筑物时比较,有建筑物时电场分布更加复杂,并产生畸变点.最后按此模型采用目前流行的VC和Matlab混合编程的方式编制了仿真软件.     

DVB系统中交织器和解交织器设计的FPGA实现

在现代数字通信系统中,对数据误码率的要求越来越高,通常一般的纠错码的纠错能力有限并且当发生连续长度比较大的错误时很难纠错,所以现代数字通信系统中采用交织与解交织的技术来减少数据错误的发生,基于欧洲标准的DVB数字电视通信系统中,都采用了这种交织与解交织技术.本文通过研究交织与解交织的原理,用FPGA来实现卷积交织,并且通过Modelsim工具进行功能仿真,利用Synplify综合工具进行综合,ISE实现布局布线验证实现效果.     

全数字中压配电线载波机的设计与实现

提出了一种基于V.34协议和DSP芯片的全数字中压配电线载波机的设计方案。该方案针对中压电力线信道高衰弱、强干扰的特性,分别加入了RS编码和交织技术来抵消突发噪声的干扰,加入了自适应功率控制(APC)和自适应增益控制(AGC)来抵消高衰弱。这些技术保证了载波机能够在4 kHz载波频带内达到33.6 kbit/s的通信速率。设计完成后,在Matlab和CCS开发环境以及硬件板上做了大量的仿真和分析工作,结果显示其功能和实时性均达到了较高的水平。该方案拥有自主的核心算法,可以针对具体的应用制定灵活的实现方案,因此具有广阔的市场应用前景。     

AWGN信道上比特交织、迭代译码的格码调制

论述了比特交织网格编码调制（BICM）,为了获取较好的性能,给出了AWGN信道上一种硬判决反馈迭代译码（ID）方法,从而证实了具有好的汉明距离特性的卷积码能为BICM－ID提供大的Euclidean距离,把收缩卷积码和多相位／电平调制有效地结合起来,组成变码率传输的简单结构。     

交织和BCH编码对蓝牙2.0数据传输性能的改善

蓝牙2.0+EDR规范新增DH分组没有有效的纠错机制,其抗干扰能力差。通过在新规范中加入BCH编码和交织编码,以改善蓝牙的数据传输吞吐量及抗干扰能力。对于新增的数据分组,根据蓝牙标准协议,推导了相应的分组特性;建立了GE信道下数据传输速率与信道突发错误水平的关系模型;获得了在不同信道突发错误水平下的数据传输吞吐量。结果表明,在蓝牙2.0+EDR新规范中加入BCH编码和交织编码,在较高突发错误水平的信道中,其数据传输吞吐量提高了一倍以上,明显改善了数据传输的抗干扰能力。     

石油测井中纠错编码的设计及其FPGA实现

针对石油测井中可靠性的要求,本文提出了一种纠错编码的设计方案。该设计采用基于乘积码的编码方案,外码和内码采用的都是BCH码。并详细介绍了用FPGA实现该编码方案的方法,包括BCH码的编译码和交织编码。     

ARM架构下Turbo译码时延性能研究

为了适应基于5G的物联网技术的快速发展,以ARM架构作为物联网终端设备的构想具有重要的实际应用意义。但ARM架构能否满足5G物联网终端性能要求仍然不明确,特别是终端对于海量数据的处理时延将直接影响其实际可行性。鉴于此,基于开源的空中接口平台(OAI),本文重点研究了采用ARM架构的Turbo译码时延问题,并与x86架构计算机进行对比。测试结果表明,基于ARM架构的译码延时要比基于x86架构的译码延时长20%～25%,鉴于两种架构性能上的差异,这一延时差距符合预期。     

625 MS/s、12 bit双通道时间交织ADC的设计研究

基于40 nm CMOS工艺,设计了一款625 MS/s、12 bit双通道时间交织模数转换器(ADC).单通道ADC采用了前端无采保模块的流水线架构以降低系统功耗.系统采用了宽带高线性度前级驱动电路以及高速高精度栅压自举开关以保证交织系统的有效输入带宽.一种基于辅助通道的后台校正算法被用于校正通道间采样时间失配,该后...