VB实现数字小写转大写算法

在开发一些财经类管理信息系统时,常常遇到人民币阿拉伯数字按照汉语习惯和规定自动转换成大写格式的问题。本文提供了一种简洁明了的算法,并在VB环境下完整实现。     

一种实时倾斜跟踪处理机设计

针对自适应光学系统中的倾斜跟踪回路,设计了以TMS320C6701数字信号处理器和XC2V1500现场可编程门阵列为核心处理器、基于PCI 总线的新型实时倾斜跟踪处理机平台。阐述了该平台的基本组成,根据点目标介绍了质心跟踪算法的软件实现。实验结果表明,该平台能满足倾斜跟踪回路的实时性要求。     

用FPGA实现基于PC／104的ARINC429接口模块

针对分离元件设计的总线接口电路复杂、可靠性差等缺点,采用FPGA技术结合高性能的HS-3282/HS-3182芯片组实现了基于PC/104的ARINC429总线接口模块。硬件上,该接口模块具有模块化强、电路简单、器件少、可靠性高等特点,软件上采用简洁方便的C语言实现多种工作方式下数据的收发功能。     

不同土壤湿度和雨强下径流曲线模型的改进

前期土壤湿度条件和降雨强度是影响径流曲线（SCS-CN）模型径流量预测精度的重要因素。分析不同流域下二者对SCS-CN模型性能的影响,对提高模型预测精度至关重要。基于5个半干旱半湿润和湿润流域的降雨径流资料,利用偏相关分析和K-均值聚类改进SCS-CN模型。结果表明：在重新划分前期土壤湿度条件区间后,模型预测能力大幅度提升,有效降低模型平均偏差,纳什效率系数平均提高42.8%。基于最大10 min雨强对SCS-CN模型改进后,纳什效率系数得到一定提高,且半干旱半湿润流域的提升幅度略大于湿润流域。改进的模型在研究流域都取得较好的效果,平均偏差均低于7 mm;除呈村流域非汛期外纳什效率系数均达到0.93,平均提升89%;均方根误差平均降低29.2 mm。     

高速SDRAM控制器的嵌入式设计

为适应高数据吞吐速率的应用场合,在分析同步动态随机存储器(SDRAM)控制器工作原理的基础上,研究支持高数据处理效率可连续读写操作的存储控制算法。利用现场可编程门阵列设计SDRAM嵌入式存储控制器,采用CMD命令形式,根据猝发长度分配连续读写延时,通过数据通道控制与读写操作协同工作提高数据处理效率。测试结果表明,该控制器运行频率高于100 MHz,数据处理效率大于95%,适用于视频采集数据缓存及大型LED显示控制中。     

快速高精度除法算法的FPGA实现

为在现场可编程门阵列(FPGA)中实现快速高精度除法,在传统的倒数除法的基础上,提出一种改进算法.对倒数求解采用泰勒级数展开结合优化搜索逼近,求出各个分区间内的拟合一次两项式,再通过一次牛顿迭代提高精度.时序仿真结果表明,以该算法构建的除法器易于在FPGA上实现,时延仅为6个时钟周期,能达到2(-34)的有效精度和86...     

FMM能效分析及其ASIC可行性评估

对快速多极方法(FMM)进行研究,分析其关键计算任务,并在CPU与DSP上进行验证,得出FMM在不同平台上性能和功耗的量化分析结果,给出基于FMM的多核DSP可重构ASIC结构模型。以可重构硬件FPGA为例,对该模型进行预测,结果证明其在涉及大规模浮点计算时具有一定的能效优势。     

Negation-Limited Complexity of Parity and Inverters

In negation-limited complexity, one considers circuits with a limited number of NOT gates, being motivated by the gap in our understanding of monotone versus general circuit complexity, and hoping to better understand the power of NOT gates. We give improved lower bounds for the size (the number of AND/OR/NOT) of negation-limited circuits computing Parity and for the size of negation-limited inverters. An inverter is a circuit with inputs x ₁,…,x _n and outputs ¬ x ₁,…,¬ x _n . We show that: (a) for n=2 ^r ?1, circuits computing Parity with r?1 NOT gates have size at least 6n?log?₂(n+1)?O(1), and (b) for n=2 ^r ?1, inverters with r NOT gates have size at least 8n?log?₂(n+1)?O(1). We derive our bounds above by considering the minimum size of a circuit with at most r NOT gates that computes Parity for sorted inputs x ₁≥???≥x _n . For an arbitrary r, we completely determine the minimum size. It is 2n?r?2 for odd n and 2n?r?1 for even n for ?log?₂(n+1)??1≤r≤n/2, and it is ?3n/2??1 for r≥n/2. We also determine the minimum size of an inverter for sorted inputs with at most r NOT gates. It is 4n?3r for ?log?₂(n+1)?≤r≤n. In particular, the negation-limited inverter for sorted inputs due to Fischer, which is a core component in all the known constructions of negation-limited inverters, is shown to have the minimum possible size. Our fairly simple lower bound proofs use gate elimination arguments in a somewhat novel way.     

公钥密码系统中的硬件二元域求逆模块

针对二元域上基本运算求逆操作的复杂性问题,将软件应用中效率较高的求逆算法移植到现场可编程门阵列中,利用其分步特点获取较低延迟,并采用度数和乘法的规律性对执行周期进行缩减,以较小的硬件开销增量换取较大的性能提高。仿真实验结果表明,该模块能够适用于多个二元域及软件求逆。     

UWB系统中（解）交织器低复杂度的实现

提出一种低复杂度的（解）交织器现场可编程门阵列实现方法,采用Xilinx FPGA自带的双端口存储器,能有效降低FPGA资源的消耗,且输入位宽和输出位宽无需相同,适用于多带正交频分复用超宽带系统。实验结果表明,系统所占用的slices数目对于交织器和解交织器来说分别降低了46％和78％。