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71.
异步FIFO的设计与验证 总被引:7,自引:0,他引:7
多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。 相似文献
72.
亚稳态Fe-Cu固溶体合金的(Ms-电子/原子)曲线 总被引:1,自引:0,他引:1
用机械合金化(MA)锻压方法制备了bcc和fee结构的块状亚稳态Fe-Cu固溶体系统,并对系统的磁化强度、价电子结构进行了测量和计算,从亚稳态Fe-Cu固溶体的饱和磁化强度Ms-e/a(电子/原子)曲线可看出:大约在26.2e/a的区域Ms有最大值,并且在大约28.6e/a的区域接近零.这个结果与Fe-Co和Fe-Ni系统类似(在大约26.2e/a的区域Ms最大,在大约28.6e/a时Ms近似为零).由此我们推论:相对在0K亚稳态Fe-Cu固溶体的每原子的电子数字的饱和磁矩(Ms)曲线与其它二元过渡金属(Fe-Co和Fe-Ni)的曲线类似.在Cu含量大约为35mol%(此时平均电子结构为27.1e/a)时的混合相区域出现负的曲率. 相似文献
73.
用恒电位和动电位下的电流-时间记录法研究了表面粗糙度 对316不锈钢亚稳态孔蚀行为的影响.结果表明,表面粗糙度增大使亚稳孔的形核数明显增 加,亚稳孔电流峰值也有所增大,亚稳孔生长速度则略有下降.提出了一个表征表面沟槽“ 开放度”的参量w/d,w/d值越大则表面越平坦,亚稳态小孔越难于形核.一定的电位和溶 液条件下存在一个临界w/d值,只有w/d值低于此临界值的表面才能形成亚稳态小孔.随w/d 值增大,亚稳态孔蚀电位Em和稳定孔蚀电位Ep都逐渐正移.用w/d值定性解 释了表面粗糙度与亚稳态小孔形核速率、峰值电流和生长速度之间的关系. 相似文献
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《电子技术与软件工程》2017,(24)
随着科学技术的发展,在FPGA设计中多时钟设计是一个经常遇到而且因为功能的需要无法避免问题。在不同时钟域之间传输数据或者控制信号,如果对其中出现的特殊情况估计不足,将会对设计造成灾难性的后果。因此,设计人员在设计电路时必须加入相应的同步机制,确保信号在跨时钟域传输时能够可靠进行。本文从触发器时序理论基础为出发点,分析研究数字化电路设计中跨时钟域传输信号时亚稳态现象产生的原因以及危害,然后分析和研究了解决跨时钟域传输过程中遇到的各种同步技术,分析和比较在不同场合的应用以及各自的优缺点。 相似文献
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