锁相环电压-频率-窄脉冲转换特性的改善及应用

介绍锁相环 (PLL)电压 -频率 -窄脉冲转换原理及其微功耗机制 ,并结合集成锁相环路特性及其随环境温度的变化 ,提出了优化锁相环线性度的方案和改善频率 -温度特性的温度补偿电路。该电路已应用于光纤光推动高压电流传感器的测量探头中 ,其功耗小于 0 .3mW。     

电荷泵中电流失配的讨论

电荷泵锁相环在电子通讯技术中的应用非常广泛,本文分析了电荷泵的工作原理以及它对锁相环性能的影响,讨论了电荷泵中的电流失配现象,给出了从晶体管尺寸和电路结构两方面减小电流失配的方法。     

水利水电工程通航技术研究进展

随着我国水利水电工程向具有供水、防洪、发电、通航等多目标开发方向的发展,高坝通航技术得到了迅猛发展。总结了通航建筑物船闸及升船机的技术研究进展,特别是具有国际领先水平的船闸输水形式及阀门防空化新技术,湿运全平衡钢丝绳卷扬提升式垂直升船机、齿轮齿条爬升式升船机和水力浮动式升船机新技术。我国高坝通航升船机及船闸建设水平已跃居世界前列。     

密度锁正向启动特性的实验研究

以应用密度锁的非能动余热排出系统为背景,针对密度锁内水力平衡的建立问题,通过实验研究与理论分析相结合的方法,对不同条件下的密度锁正向启动特性进行研究.实验结果表明:当启动流量与平衡流量偏差较小时,通过上、下界面位置的微小变化,正向启动可以很快地建立密度锁内的水力平衡;当启动流量与平衡流量之间的偏差较大时,在正向启动初期通过上、下界面位置的变化所建立的水力平衡仅是一个亚稳态平衡.而密度锁内最终的水力平衡仅是通过上密度锁内界面位置的变化建立的,下密度锁内界面位置与开阀预热阶段后相同.在实验研究的基础上,通过理论分析给出了成功实现正向启动的条件.     

桃花江航运枢纽整体水力学试验研究

桃花江旅游景观船闸在布置上因受到枢纽地形与河道防洪的限制,难以满足规范要求.采用几何比尺为1∶25的整体水工模型进行了试验研究,2座枢纽的控制运行条件均为最高通航水位组合,主河道中流速较大,特别是上下游口门处引航道的横向流速较大,不能满足规范要求.修改方案主要通过减小2座船闸上下游引航道与桃花江主河道夹角,并对口门附近地形进行了相应的疏浚.试验结果表明,修改方案有效降低了2座船闸上游口门处横向流速等不利因素.     

电力UPS的技术分析及在水电站的应用

分析了电力UPS电源装置的结构类型以及其基本技术特性,对各种类型的电力UPS电源结构的优缺点进行比较,结合水电站自身负荷特性和重要性提出选择电力UPS电源装置的一些观点。分析了几例在水电站工程应用UPS中出现问题的根源,提出如何在水电站的应用中综合考虑经济性和技术性,合理配置电力UPS电源装置。     

谈谈企业信息系统建设中的锁定问题

锁定在企业信息化的过程中是普遍存在的,再加上信息产业中转移成本规律的作用,势必将对企业信息化的建设以及系统将来的使用造成巨大的影响,此文就企业信息系统建设中面临的相关“锁定”问题及其管理措施进行了分析和探讨。     

CH4传感系统微弱光电信号处理电路的研究

为改善以CH4为目标气体的检测系统的信噪比,提高系统的检测灵敏度.基于微弱信号的锁定检测原理,以方波调制系统LED为光源,设计以锁相放大器为核心的微弱信号处理电路和计算机控制电路,将携带浓度信息的光强信号转换为直流电压输出.实验结果表明,电路输出电压与检测甲烷气体浓度呈线性关系.分析表明,理论上电路对甲烷浓度检测极限值为1.5×10-4.系统灵敏度可通过设计光源功率稳定电路和温度控制电路得到进一步提高.     

粗轧机开式机架连接锁紧装置的改进

针对我公司高线厂粗轧机开式机架,连接装置存在的问题,在结构分析、强度分析的基础上对此装置进行了改造,取得了很好效果。对于同类轧机开式机架连接具有一定的借鉴和参考价值。     

A current‐mode 1kHz/10kHz low‐voltage integrated analogue PLL for lock‐in portable applications

We present a low‐supply voltage (2V) low‐power consumption (500W) analogue phase‐locked loop (PLL), working at two low frequencies (1 and 10kHz), to be used in an integrated lock‐in amplifier. An externally settable control bit allows the switching operation between the two different frequencies. The circuit has been designed in a standard 0.6–m CMOS technology and differs from the standard analogue PLL architectures for the current mode implementation of both the loop filter and of the oscillator. Three different locked waveforms (sinusoidal, triangular, squared) can be obtained at the PLL output. Simulation results, obtained through the use of PSPICE and using accurate transistor models, will be proposed. The pull‐in ranges are about ±250Hz around 1 and ±1.3kHz around 10kHz, with pull‐in times of about 10 and 4ms, respectively. Copyright © 2003 John Wiley & Sons, Ltd.