计时攻击及其防范

计时攻击是指攻击者通过分析执行加密算法所需要的时间,从而获取密钥信息的攻击方式.文中对计时攻击的概念、原理以及历史进行了介绍,使读者能对计时攻击有基本了解.并以模幂运算为例,详细分析了计时攻击过程,以及几种计时攻击防范措施及其效果.虽然当前的防范措施能有效防范简单的计时攻击,但对于新的计时攻击方式的防范效果仍待研究.     

一种实现时序快速有效收敛的时钟树综合方案

针对低频下数字集成电路实现时序收敛需要插入大量缓冲器而导致芯片布线困难、运行时间较长等问题,提出了一种降低时钟树级数与增加保持时间余量相结合的时钟树综合方案。基于CSMC 0.35 μm CMOS工艺,采用提出的方案,使用IC Compiler和Prime Time工具,分别完成了应用于高精度隔离型Σ-Δ ADC芯片的低速数字滤波器的物理设计以及静态时序分析。结果表明,与传统方案相比,保持时间负松弛总值降低了95.62%,时序收敛所需缓冲器个数减少了约98.13%,运行时间缩短了97.25%,有效地降低了布线拥塞程度,快速有效地实现了时序收敛。     

OFDM中改进的基于循环前缀的ML迭代同步算法

利用多个OFDM符号中相同位置的连续多个抽样点相关求均值的方法,提高了估计精度。根据信噪比的高低和多径时延的大小,动态调整参与相关运算的循环前缀长度,提出了以长度D=Ng作为迭代间隔,降低了算法复杂度。在4径衰落信道模型,子载波数为1024,循环前缀Ng为256,子载波调制方式为QPSK,M取值为6,仿真结果表明,该算法在多径衰落信道下都具有良好的定时和频率偏差估计性能。     

基于Verilog的模拟前端时序的实现方法

针对如何高精度、高速实现模拟前端时序的问题,提出了一种用于平板探测器的模拟前端时序的Verilog实现方法。Verilog语言的编程整体上采用模块化设计,主要包含电荷采集模块、数据读出模块和计数器模块。利用锁相环技术设置各模块不同的时钟信号,通过编写有限状态机和改进型计数器实现各模块的时序。仿真结果表明,该编程方法满足了时序高精度实现的需求,具有运行速度快、灵活性高等特点,达到了预期效果。     

一种基于LDPC编码系统的符号同步联合信噪比估计算法

该文分析了符号同步误差和信噪比的初始估计对LDPC编码系统性能的影响,结合迭代译码输出软信息的统计特性,提出了一种由迭代译码软信息辅助的符号同步联合信噪比估计算法,通过两个紧密相关的环路,将符号同步,信噪比估计以及迭代译码三者整合在一起,在信噪比极低的情况下,通过迭代计算,信噪比和符号同步误差的估计值可快速收敛,译码性能接近信噪比已知且符号精确同步的编码系统。     

高分辨率双快门模式CMOS图像传感器控制电路的设计与仿真

主要介绍了一种可用于空间信息获取的高分辨率双快门模式CMOS图像传感器,分析比较了该CMOS图像传感器卷帘式和同步式两种快门模式的工作原理和特点,设计了两种快门模式的时序控制电路并进行了仿真和验证,结果表明了控制电路设计的正确性,并可适用于空间微纳型卫星的成像系统。     

基于人文关怀的信号配时方法研究

在传统的信号配时中，都是以减少车辆的总延误为目标，这样并不能很好地体现出整个社会中人的时间价值。现以减少所有通过交叉口的出行者的总延误为目标，在传统的信号配时方案的基础上，提出了一套新的配时方案，同时以减少全部出行者的总延误时间为目标给出了相应的延误评价公式，最后以杭州市文一路-古翠路口的实测交通数据进行分析，论证了本配时方案的有效性。     

一种不带校正SFDR为85.2dB的14位100兆流水线模数转换器

This paper describes a 14-bit 100-MS/s calibration-free pipelined analog-to-digital converter （ADC）. Choices for stage resolution as well as circuit topology are carefully considered to obtain high linearity without any calibration algorithm. An adjusted timing diagram with an additional clock phase is proposed to give residue voltage more settling time and minimize its distortion. The ADC employs an LVDS clock input buffer with low-jitter consideration to ensure good performance at high sampling rate. Implemented in a 0.18-μm CMOS technology, the ADC prototype achieves a spurious free dynamic range （SFDR） of 85.2 dB and signal-to-noise-and-distortion ratio （SNDR） of 63.4 dB with a 19.1-MHz input signal, while consuming 412-mW power at 2.0-V supply and occupying an area of 2.9 × 3.7 mm^2.     

On the validity of unintentional doping densities extracted using Mott–Schottky analysis for thin film organic devices

The organic electronic devices are often understood invoking the concept of ‘unintentional doping’. However, the applicability and usefulness of this controversial concept is not very clear and is under much recent debate. In this work, we revaluate the validity of this concept through careful experiments and detailed numerical simulations. Specifically, we use the Capacitance Voltage (CV) measurement of pentacene devices as a testbed to unravel the role of injecting electrodes and unintentional doping (if any). Indeed, our results indicate that the CV of pentacene capacitors can be solely understood in terms of properties of the contact electrodes. The unintentional doping, if present, has an inconsequential role in device performance. Our conclusions indicate that, often, an incorrect interpretation of CV results would lead to unphysical values of unintentional doping and have obvious implications towards the fundamental understanding of organic semiconductor device physics, modeling, and characterization; thus resolving many ambiguities in literature by providing a consistent interpretation through a coherent conceptual framework.     

一种并行的定时同步环路实现研究

定时恢复是全数字接收机中的核心部分之一,其处理速度制约了整个接收机的最高处理速度。在传统Gardner定时环路的实现基础上,提出了一种适用于高速数字接收机中定时同步环路的并行控制方式。它通过采用并行处理的方法,为符号同步环路中的内插滤波器提供插值相位来实现插值功能,并且降低了定时同步环路的工作时钟。 MATLAB仿真证明这种插值滤波控制器在降低定时同步环路工作时钟频率的同时,定时恢复性能并未受到影响。