集成电路封装溢料问题探讨

溢料问题是集成电路封装过程中常见的质量问题,如何减少溢料的发生和去除溢料方法是封装工程师、电镀工程师以及材料生产商和模具制造商共同探讨的课题。文章详细阐述了集成电路封装过程中常见的溢料发生机理,描述了溢料对组装的危害、如何防止溢料的发生以及溢料去除方法,并且对溢料去除方法的未来发展进行了展望。文中对溢料的发生机理方面进行了细致的研究,从材料、设备以及工艺方法等方面进行深入的解析,提出了有效的改善措施。另外,对业内溢料去除的几种方法进行介绍的同时,强调了各种溢料去除方法的效果及对产品质量的影响,并进行了有效评估。文章对溢料发生和去除方法的探讨是建立在理论基础之上,运用最细致的解析手段进行剖析,更具有指导意义,为提高集成电路封装良率以及组装良率提供理论支持。     

Hardware trojans in 3-D ICs due to NBTI effects and countermeasure

Going vertical as in 3-D IC design, reduces the distance between vertical active silicon dies, allowing more dies to be placed closer to each other. However, putting 2-D IC into three-dimensional structure leads to thermal accumulation due to closer proximity of active silicon layers. Also the top die experiences a longer heat dissipation path. All these contribute to higher and non-uniform temperature variations in 3-D IC; higher temperature exacerbates negative bias temperature instability (NBTI). NBTI degrades CMOS transistor parameters such as delay, drain current and threshold voltage. While the impact of transistor aging is well understood from the device point of view, very little is known about its impact on security. We demonstrated that a hardware intruder could leverage this phenomenon to trigger the payload, without requiring a separate triggering circuit. In this paper we provide a detailed analysis on how tiers of 3-D ICs can be subject to exacerbated NBTI. We proposed to embed threshold voltage extractor circuit in conjunction with a novel NBTI-mitigation scheme as a countermeasure against such anticipated Trojans. We validated through post-layout and Monty Carlo simulations using 45 nm technology that our proposed solution against NBTI effects can compensate the NBTI-effects in the 3-D ICs. With the area overhead of 7% implemented in Mod-3 counter, our proposed solution can completely tolerate NBTI-induced degraded threshold voltage shift of up to 60%.     

IC制造工艺与光刻对准特性关系的研究

主要针对光刻对准特性,从单项工艺和工艺集成的角度,分析了影响光刻对准的各个主要因素,主要包括对准标记、工艺层、隔离技术等,提出了一些改善光刻对准效果的方法.     

射频集成电路测试技术研究

射频集成电路(RFIC)是无线通信、雷达等电子系统中非常关键的器件，由于其高频特点，准确评估RFIC的性能具有相当的难度。文章以射频低噪声放大器(LNA)为例，运用微波理论，分析了RFIC典型参数，如S参数、带宽、PldB、OIP3以及噪声系数等的测试原理和测试方法，并对影响RFIC性能测试的主要因素进行了分析。最后，给出了一种LNA电路的测试结果。     

测试技术在电子组装行业上的应用与发展

高密度封装技术的飞速发展也给测试技术提出了新挑战。为了应对挑战,新的测试技术不断涌现,主要介绍了几种新型测试技术的特点,并对测试技术的发展趋势及方向进行了初步分析。     

集成电路抗腐蚀能力的研究

首先介绍了塑封电路、玻璃封装电路和陶封电路的构成材料，然后分别选取这3种电路的若干只样品，按几种试验条件进行了盐雾试验，针对试验后在电路上出现的腐蚀现象进行了理论分析，最后总结了3种电路各自的抗腐蚀能力。     

2.45 GHz全集成CMOS功率放大器设计

在一个RF收发机系统中,功率放大器的集成问题一直是难点之一.首先简要介绍开关模式功率放大器及其提高效率的理论基础,然后采用0.18 μm CMOS工艺给出了工作在2.45 GHz的全集成单片功率放大器的设计,并采用ADS仿真软件验证了设计的正确性.     

骨架提取在IC晶片缺陷机器视觉识别中的研究

光刻工艺导致的IC晶片制造中缺陷种类多样,丢失物和冗余物缺陷是影响成品率下降的重要原因,其主要造成电路开路和短路.提出一种基于骨架特征的IC晶片丢失物和冗余物缺陷短路故障机器视觉识别方法,应用细化算法抽取图像骨架,提供了使用多余点及多余端枝删除原则和数学形态学处理算法两种方法得到单像素的优化骨架,采用邻域跟踪法实现电路开路和短路形式识别.     

中小屏幕TFT-LCD驱动芯片的输出缓冲电路

在分析中小屏幕TFT-LCD驱动芯片的负荷特性的基础上,提出了一种新型的驱动电压输出缓冲电路结构.通过负反馈动态控制输出级的工作状态,具有交替提供拉电流和灌电流的驱动能力,可有效抑制输出电压的波动.与传统的两级运算放大器电路相比,该电路结构简单,稳定性能好,降低了静态功耗并节省了芯片面积.采用0.25μm CMOS工艺设计并实现了两种不同输出电压的缓冲电路.HSPICE仿真结果表明,输出电压缓冲电路的静态电流为3μA,Offset电压小于±2mV.同时,当TFT-LCD的驱动电压在-8～ 16V之间切换时,输出电压的波动范围小于±0.4V,输出电压的恢复时间小于7μs.经对工程样片的测试知,其性能完全满足中小屏幕TFT-LCD驱动控制芯片的要求.     

“锲而不舍 金石可镂”——上海秀派公司2．45GHz有源RFID标签技术的成功之路

上海秀派公司坚持自己的技术长项——2．45GHz有源RFID,充分发扬该种RFID的特长,记者采访该公司时了解到了开发方面的很多细节、成功案例和实施经验。我们不但非常推崇该公司的“锲而不舍”的意志,而且还意识到如果秀派公司的成功经验一旦辐射到中国的RFID行业中,一定会把这项在国外诞生的技术更好地植根于中国的土壤,使之更加适合中国的实用环境。