双蝶形高速脉冲压缩的FPGA实现

在对脉冲压缩原理分析的基础上提出了适应于FPGA实现的结构,采用了数据全并行基4双蝶形单元计算结构,极大地提高了蝶形运算的并行度,从而提高了脉冲压缩的速度.设计了合理的数据流程,以较小代价实现了和差两路数据的脉冲压缩.根据二相码的特点采用了奇偶点分开并行脉冲压缩方法保证了脉压的效果和速度.在系统时钟100 MHz时,完成4 K点的脉冲压缩只需67 μs.     

Viterbi译码器的硬件实现

介绍了一种Vkerbi译码器的硬件实现方法。设计的基于硬判决的Viterbi译码器具有约束长度长（9)、译码深度深（64)的特点。为了兼顾硬件资源与电路性能两个方面，在设计中使用了4个ACS单元，并根据Xilinx Virtex系列FPGA的结构特点．利用FPGA内部的BlockRAM保存汉明距离和幸存路径，提高了译码速度。     

基于FPGA 的DES 算法实现

DES算法（数据加密标准）在信息安全领域具有广泛的应用，本文详细介绍了基于FPGA的DES算法的硬件实现。     

基于非锐化掩模的实时自适应图像增强算法

针对传统的非锐化掩模算法的局限性,依据图像中各像素点及以其为中心的若干相邻像素点的均方差值,提出了自适应图像增强算法的原理,并分析其硬件实现方法,然后给出了该算法与其它算法应用于图像增强的对比结果,最后在FPGA（field programmable gate array）实验板上进行验证.实验结果表明,此算法有效的增强图像的细节区域,防止图像边缘区域出现过冲现象,抑制图像平坦区域的噪声放大.因此,该算法取得了良好的视觉效果,硬件实现简单,适合于实时条件下图像的增强.     

基于FPGA+POWERPC(VIRTEX-II PRO)的雷达数字伺服控制系统

VIRTEX IIPRO是美国Xilinx公司最新一代的FPGA产品,内嵌了IBM的POWERPC405,它的功能十分强大、扩展性能优越,在工业和军用设备中有着很好的应用前景。本文对该芯片的特点进行了简单介绍,并介绍了一种基于FPGA+PPC为核心的雷达数字伺服控制系统。     

Layout-Specific Circuit Evaluation in 3-D Integrated Circuits

In this paper, we describe a comprehensive layout methodology for bonded three-dimensional integrated circuits (3D ICs). In bonded 3D integration technology, parts of a circuit are fabricated on different wafers, and then, the wafers are bonded with a glue layer of Cu or polymer based adhesive. Using our layout methodology, designers can layout such 3D circuits with necessary information on inter-wafer via/contact and orientation of each wafer embedded in the layout. We have implemented the layout methodology in 3DMagic. Availability of 3DMagic has led to interesting research with a wide range of layout-specific circuit evaluation, from performance comparison of 2D and 3D circuits to layout-specific reliability analyses in 3D circuits. Using 3DMagic, researchers have designed and simulated an 8-bit encryption processor mapped into 2D and 3D FPGA layouts. Moreover, the layout methodology is an essential element of our ongoing research for the framework of a novel Reliability Computer Aided Design tool, ERNI-3D.     

基于USB的数据采集系统设计及实现

讲述了一种基于USB的12b高速数据采集与信号分析系统的设计，设计中采用了FPGA(可编程逻辑器件)实现时序逻辑信号的控制，从而整个系统的设计具有很大的灵活性。该系统在Windows2000环境下的驱动程序及用户应用程序采用的是Visual C^ 语言实现的，而固件代码则是用C语言实现的。系统具有低成本、高性能的特点，能够广泛应用于测控、信号分析等多个领域。     

基于DSP+FPGA的扩频接收机快捕技术

提出一种在接收信号具有显著的多普勒频移的不确定性条件下,采用全数字的、适宜于扩频码和载波快速同步的新型扩频接收机结构。该接收机能在极短时间内建立快速同步,有效地实现实时突发通信。     

静态SAT问题并行处理器的设计研究

针对SAT问题的复杂性及求解速度缓慢的问题，采用可重构器件FPGA设计，实现了静态回溯搜索算法SAT问题并行处理器，提出了研制动态SAT并行处理器的设想。     

VHDL逻辑综合及FPGA实现

运用ＶＨＤＬ语言描述了一个１２×１２位的高速补码阵列乘法器。重点是运用ＶＨＤＬ逻辑综合优化该乘法器，并进行了乘法器的ＸｉｌｉｎｘＦＰＧＡ实现、功能仿真和时序仿真。经选用ＸＣ４００５ＰＣ－８４－４芯片进行验证，证明了其正确性