基于FPGA的仿人假手控制系统设计

为了满足生机电一体化仿人假手的控制需求,提出了基于FPGA的仿人假手电气控制系统设计方案。采用模块化设计思想,由FPGA构成的主控芯片模块便于功能拓展与二次开发;由DSP构成的手指运动控制模块、肌电信号采集模块、电刺激模块、USG接口模块和电池管理模块均可独立工作,与主控芯片模块间通过通用接口连接。系统集成度高,可完全放置于假手内部。应用该控制系统在HIT V代手上进行多指抓取实验,实验结果证明其工作效果良好。     

基于FPGA与LabVIEW的DDS任意信号发生器设计

实现了一种基于FPGA与LabVIEW平台的任意波形发生器。通过FPGA搭建硬件平台,与LabVIEW上位机软件实现串口通信,实时调整FPGA内部波形数据,可实现正弦波、方波、锯齿波、三角波、高斯白噪声、叠加正弦波、自定义公式等常规波形,同时也可以手动绘制任意波形,充分发挥了软件的灵活性。通过参数的设定,可方便地设计各种复杂波形。本设计在EP4CE15F17C8芯片上实现,与LabVIEW上位机软件协同工作,经测试系统具有良好的稳定性、灵活性。     

可远程控制的快速跳频源控制系统设计

介绍一种以单片机和FPGA为核心的跳频源的控制单元。控制单元采用液晶触摸屏实现人工输入控制参数并显示对应的工作状态,同时可以通过串口与计算机通信,采用 VC编程,实现人机交互控制捷变频源的工作方式并在液晶屏上显示。对实物的测试结果表明,该控制单元可以实现对跳频源的本地控制和远程控制。     

一种CPU和FPGA的快速交换数据方法

为了提高CPU读写FPGA的速度,提出了一种基于Burst方式的CPU和FPGA快速交换数据的方法.CPU在完成第一次读写之后,FPGA会记录该地址,并使双口RAM的地址自动递增,不需要CPU再给出地址,这样CPU可以操作多个连续地址中双口RAM的数据.经过测试,该方法可以大大提高CPU和FPGA进行数据交换的速度.     

Application of improved firefly algorithm for programmed PWM in multilevel inverter with adjustable DC sources

Programmed pulse width modulation is an optimized pulse width modulation which is particularly applicable for high-power applications where the power losses must be kept below firm limits. Based on the offline estimation, it is capable of pre programming the harmonic profile of the output waveform over a range of modulation indices by eliminating some lower order harmonics. In this paper, improved firefly algorithm (FA) is applied to determine the optimum switching angles for the 11- level cascaded H bridge multilevel inverter (MLI) with adjustable DC sources in order to eliminate pre specified lower order harmonics and to achieve the desired fundamental voltage. Though number of optimization algorithms is available for the estimation of switching angles, Firefly algorithm takes least computation time and surpasses all other 11 metaheuristic Algorithms. The algorithm and the model are developed using MATLAB and the validity of the simulation is confirmed by an experimental setup using FPGA Spartan 6A DSP. Results are compared with the results obtained using particle swarm optimization (PSO) and artificial bee colony algorithm (ABCA) and it is proved that the proposed method offers reduced total harmonic distortion (THD) with less computation period.     

基于北斗的高速摄像机时间同步器设计

为了满足民用飞机在飞行试验中高速摄像机对时间同步的需求,基于国产北斗卫星导航系统设计了具有精确输出IRIG-B(AC)码的时间同步器,用于机载高速摄像机的精确时间同步。以FPGA为核心,使用直接数字频率合成技术实现了IRIG-B(AC)码的产生。实验结果表明,该同步器时间同步精度满足要求,可以实现对高速摄像机进行时间同步的功能。     

基于PCIe总线接口的EtherCAT从站网卡设计

在基于EtherCAT总线的集散式数据采集系统中,针对测量仪器的高速实时采集需求,设计了一款基于PCIe接口的EtherCAT从站网卡;该网卡将不含网络接口的工控机直接接入EtherCAT网络,从而为浪高、流速、浮体六自由度等物理量的高速实时采集提供了一种简便灵活的实现途径;文中首先介绍了从站网卡的总体结构,接着从硬件和软件两部分详细给出了从站网卡的设计思路,最后通过实验验证了所提方案的有效性;试验结果表明,该从站网卡完全满足对数据传输的实时性、同步性、速度和准确性的要求。     

基于FPGA的DDR3存储控制的设计与验证

DDR3SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1-2];在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2];基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作;此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性;经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4%;此设计在功能和性能上均符合系统总体设计的要求。     

基于 ATE 的 FPGA 器件测试方案研究磁

在 FPGA 器件的测试领域,由于通用 ATE 的局限性,需要为 ATE 设计 FPGA 配置板。然而目前行业内通用的配置方案测试效率低、可移植性差,给 FPGA 器件测试程序的开发和测试都带来了很多不便。论文提出了一种新的 FP‐GA 多重自动配置技术,设计采用 FPGA 作为主控制器,大容量 FLASH 芯片用于存储目标 FPGA 的配置数据,具有大量存储、调取灵活、配置快速等优点,实现了 Xilinx 公司绝大部分不同型号的 FPGA 器件的多重、自动、快速重配置,有效地解决了原配置方案的弊端,提高了 FPGA 测试的效率。