相控阵雷达天线阵面记录回放系统

相控阵雷达广泛应用,其天线阵面对记录回放系统的数据速率要求提升。针对两种传统记录回放系统架构的不足,结合其优点,设计并实现了一种新型的基于FPGA的记录回放系统。该系统设计为板卡的形式,FPGA实现对硬盘的读写操作,采用自定义的文件系统对数据进行管理。经过测试,系统记录速度可以达到292 MB/s,回放速率为340 MB/s。实验结果表明,该记录回放系统性能稳定,通用性好,存储速率满足要求。     

基于FPGA的高速数据存储系统优化设计

针对遥测系统数据记录装置中数据传输速率与存储速率不匹配的问题,提出Flash的并行存储方案,采用交替双平面的编程方式可以使得存储器的存储速率达到单片Flash最高存储速率的2倍,即60 MB/s;对控制单元FPGA内部双端口RAM的逻辑设计进行改进,解决了数据存储异常的现象。在数据回收方面,提出了多备份的设计思想和备用读数接口的设计方案,已在工程应用中得到成功实践,验证了该数据记录装置的可靠性。     

基于FPGA的高频全数字低电平系统算法实现

本套加速器高频低电平系统(LLRF)是中国ADS注入器II高频系统的原型机,其工作频率为162.5 MHz,以实现超导加速腔的幅度与相位稳定控制和谐振频率调节。该系统主要由射频前端和数字信号处理FPGA两部分组成。射频前端主要实现高频信号的上下变频和电平匹配;数字信号处理FPGA是系统的核心,主要完成射频信号幅值与相位的数字稳定控制,超导腔谐振频率控制,以及1 000 M以太网通信。在实验室环境下,对该系统进行了幅度和相位稳定度测试,相位稳定度峰峰值为±0.3°,有效值为0.09°,幅值相对稳定度峰峰值为±5×10-3,有效值为3.2×10-3,达到了设计要求。     

2×4 MIMO-OFDM系统中K-Best检测器的设计与实现

基于贝尔实验室V-BLAST结构构建了2×4 MIMO-OFDM系统模型,并确定了该模型下K-Best算法的K值。之后对K-Best检测器进行了硬件架构设计,采用Xilinx Virtex-5芯片对所设计检测器加以实现,并给出检测器资源消耗和时钟频率等性能指标,最后通过仿真验证检测器正确性。     

PMSS: A programmable memory system and scheduler for complex memory patterns

HPC industry demands more computing units on FPGAs, to enhance the performance by using task/data parallelism. FPGAs can provide its ultimate performance on certain kernels by customizing the hardware for the applications. However, applications are getting more complex, with multiple kernels and complex data arrangements, generating overhead while scheduling/managing system resources. Due to this reason all classes of multi threaded machines–minicomputer to supercomputer–require to have efficient hardware scheduler and memory manager that improves the effective bandwidth and latency of the DRAM main memory. This architecture could be a very competitive choice for supercomputing systems that meets the demand of parallelism for HPC benchmarks. In this article, we proposed a Programmable Memory System and Scheduler (PMSS), which provides high speed complex data access pattern to the multi threaded architecture. This proposed PMSS system is implemented and tested on a Xilinx ML505 evaluation FPGA board. The performance of the system is compared with a microprocessor based system that has been integrated with the Xilkernel operating system. Results show that the modified PMSS based multi-accelerator system consumes 50% less hardware resources, 32% less on-chip power and achieves approximately a 19x speedup compared to the MicroBlaze based system.     

基于CY7C68013A的USB2.0高速接口设计

为了充分利用USB2.0的带宽,解决数据传输时存在的速度瓶颈问题,提出了一种基于CY7C68013A的USB2.0高速接口设计方法。采用CY7C68013A的SLAVE FIFO工作模式,芯片内部CPU不参与数据传输,FPGA设计的外部控制电路直接读写芯片内部FIFO,有效避免了内部CPU参与数据传输时带来的时间开销,从而提高了传输速度。     

AES加密算法面积与性能平衡优化研究

AES密码是目前主流应用的加密算法,研究了在面积优化的同时兼顾加密速度的解决方法.根据字节代换的要求和特点,S盒变换采用16×16位的空间预存储置换表,通过O(1)查表效率即可实现SubBytes变换.将伽罗华域上所有元素的两倍先存储在一张表格中,相应运算只需要通过查表和相加就可以完成,避免了有限域的乘法运算,有效减少了运算次数.密钥扩展是独立于加密算法本身的一个特殊模块,采用上升沿有效的时钟控制密钥生成方法,在生成密钥的同一个时钟周期下降沿进行密钥传递,减少了系统延时,增强了并行性,使得面积优化后的AES加密效率更高,吞吐量更大.通过计数器控制加密函数调用的轮数,使得每个模块能多次被调用,从而使得加密芯片面积减少.实验表明在Xilinx Virtex-5 FPGA上优化后的加密模块所占用面积为11 163 Slices,相比优化之前的20 173 Slices,占用面积减少了将近一半.     

基于FPGA的高速脉冲恒流控制系统的设计

结温是表征发光二极管品质和寿命的一个关键因素,针对电致发光光谱检测法测量LED芯片结温需要脉冲电流精确可控的突出问题,以Xilinx XC3S400 FPGA为核心,设计并开发了一套高速度、高精度的脉冲恒流控制系统。该系统根据从PC接收的数据精确控制LED上脉冲电流大小、脉冲周期、脉冲宽度,同时在保证脉冲电流的升降时间小于5μ~s的情况下将过冲控制在5%内,以避免因冲击电流过大而损坏LED,为非接触式测量LED灯具中芯片结温提供了极大的方便。该系统稳定可靠,效果良好。     

基于FPGA的PN码捕获和跟踪技术的研究与实现

研究了在直接序列扩频通信中基于FPGA的基带PN码(扩频码)的捕获跟踪技术。在PN码解调中,介绍了串并混合的捕获方案和基于迟早门的跟踪方案。以Quartus II作为平台采用Verilog HDL的硬件描述语言进行设计,并进行了Modelsim的仿真测试,最终下载到具体FPGA器件进行了基带的传输测试。     

基于FPGA和USB芯片的加密盒设计与实现

针对网络信息安全领域对数据加密和快速处理的需求,设计了一种基于FPGA和USB2.0芯片的数据加密盒,实现了高安全性的国产SM4对称密码算法。该设备在30个明文分组、10 000次循环的测试条件下数据加密速度可达到126 Mb/s。