安普布线打假纪实

2004年4月21日下午，当泰科电子公司安普综合布线部工作人员与天河质量技术监督局的执法人员一起走进位于广州市天河区的一处造假工厂时，禁不住对眼前的情景大吃一惊：堆积如山的各种假冒“AMP”的外包装及标识和500000多个注有“AMP”商标的假冒水晶头成箱成箱地堆放在厂房内，两条流水线还在源源不断地生产出更多这种假货。     

高速高精度CORDIC处理器的ASIC实现

针对数字信号处理领域复数运算的要求,实现了一种16位高速高精度复数运算的通用CORDIC处理器。电路采用半定制设计流程,在200M时钟频率下通过Nanosim后仿真表明,电路达到了高速高精度的设计要求。可广泛应用于雷达、信号处理、通信等涉及到复数运算的领域。     

一种快速的改进CLA加法器设计

介绍一种在CLA基础上改进的快速加法器算法设计。文中详细阐述了该算法的推导,以及部分硬件实现电路图,并对输入为两个106比特操作数的加法器进行了性能仿真,从仿真结果可以看出,新的加法器算法使先行进位加法器的速度得到很大的提高。     

异步超前进位加法器设计

提出了一种新的高速加法器电路．该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度．仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前进位加法器平均运算完成时间为0.880932ns,其速度是同步串行加法器的7.33倍,是异步串行加法器的1.364倍和异步进位选择加法器的1.123倍,且电路面积和功耗开销小于异步进位选择加法器．     

进位返加与异或运算异或差值的概率分布

详细分析了进位返加运算的进位序列, 通过对Fn2空间的划分,解决了计算进位返加运算进位序列的概率分布问题. 提出了一种计算进位返加与F2上异或运算“异或差值”概率分布的有效算法, 该算法的计算复杂度为O((n－1)/2). 解决了用模2加运算整体逼近进位返加运算时产生误差的概率分布,同时也反映了这2个运算的接近程度.     

异步任意值计数器的设计

多值计数器是构成多值数字系统的重要功能部件.多值计数器的设计与二值计数器的设计不同,因为一般多值触发器本身并不具有多值计数功能.所以多值计数器的设计首先必须要解决如何实现一位多值计数器的计数问题;另外还要解决如何实现多位计数器的低位向高位的进位问题.除了讨论如何解决这两个问题外,还介绍了几种具有代表性的四值计数器的设计,其方法可适用于任意值计数器的设计.     

高速整数开方电路的流水线设计

对一个位宽为32位整数的开方硬件电路的结构进行设计,介绍了应用流水线技术设计了一个高速求平方根电路,考虑FPGA的内部结构,对采用流水线技术之后占用的硬件资源进行了分析。提出了利用流水线实现开方问题的新算法,在一个时钟周期内对32位整数进行处理,计算出相应的平方根和余数并送出,在算法上具有精度高、速度快、易实现等优点。与传统的算法相比,它完全避免了除法的迭代,从而开方速度提高了一倍左右。     

用一种新型FPGA逻辑单元实现乘法器

提出了一种基于改进进位链的FPGA逻辑单元结构,并用4×4二进制乘法器进行了验证.仿真实验表明,新型逻辑单元结构具有较高性能,实现乘法器只需要18个逻辑单元,而CyclonII器件需要39个逻辑单元,因此新型的逻辑单元性能明显优于目前商用的FPGA.     

进位保留加法器的命题投影时序逻辑组合验证

为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法．该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件系统满足期望的性质,保证设计的正确性．进位保留加法器的验证实例说明了该方法的可行性．     

Galois FCSR进位分布研究

基于Galois FCSR进位寄存器的更新规律,抽象出一种理想的变化方式来刻画其进位分布情况,据此估计了进位为0的概率的下界,指出Galois FCSR的进位分布是不均衡的。