高吞吐率浮点FFT处理器的FPGA实现研究

受浮点操作的长流水线延迟及FPGA片上RAM端口数目的限制,传统H可处理器的吞吐率通常只能达到每周期输出一个复数结果。本文用FPGA设计并实现了一种高吞吐率的IEEE754标准单精度浮点FFT处理器,通过改进蝶形计算单元的结构并重新组织FPGA片上RAM的访问,该处理器每周期平均可输出约两个复数计算结果,吞吐率约为传统FFT处理器吞吐率的两倍。对于1024点FFT变换,可在（512＋10）＊10=5220周期内完成。     

16 位改进型条件进位加法器电路设计

为提升数字信号处理电路的性能,对16 位传统条件进位加法器(conditional carry select adder,CCS)的逻 辑层布尔函数提出一种改进方案。使用Verilog 语言和Synopsys 对16 位改进型和传统型条件进位加法器进行仿真分 析。结果表明：该方案能在加法器功耗下降的同时实现关键路径延迟的明显降低,性能明显优于传统加法器。     

FLEX8000系列可编程逻辑器件及其应用

Altera公司的柔性逻辑单元矩阵(FLEX)结合了可擦除可编程逻辑器件(EPLD)和现场可编程门阵列(FPGA)的优点,具有快速的可预测互连延迟、高寄存器数、备用功率低、在电路重构等特声,非常适合复杂组合逻辑和复杂时序逻辑功能的应用.本文介绍该系列器件的内部结构、构造方案、工作模式和应用实例.     

VLSI CAD芯片的开发

我系机器人室VLSI小组向年来致力于VLSI CAD系统的开发,欲把机器人学中的某种算法在专用芯片上实现。因而,本文提出了一种新型的浮点加法器芯片的制造工艺。     

Carry-chain propagation delay impacts on resolution of FPGA-based TDC

The architecture of carry chains in Field-Programmable Gate Array （FPGA） is introduced in this paper. The propagation delay time of the rising and falling edges in the carry chains are calculated according to the archi- tecture and they are predicted not equal in most cases. Tests show that the measuring results of the propagation delay time in EP3C 120F484C8N series FPGA of Altera are in line with the inference. The difference of propa- gation delay time results in different accuracies of Time-to-Digital Converter （TDC）. This phenomenon shall be considered in the design of TDC implemented in FPGA. It can ensure better accuracy.     

一种基于FPGA进位逻辑的RO PUF设计

物理不可克隆函数(PUF)作为一种可有效地应对硬件安全问题的电路结构,在近些年得到了广泛的关注.环形振荡器(RO)PUF由于不需要完全对称的布线方式,因此被认为是最理想的PUF结构之一.现有的ROPUF设计愈加复杂且需要"硬宏"来固定电路,这导致PUF的移植性很差.文章利用FPGA中固有的进位逻辑资源实现RO PUF,...     

基于Kogge-Stone加法器改进的双域模乘器

模乘作为椭圆曲线公钥密码算法的核心运算,调用频率最高,提高其运算速度对于提高椭圆曲线密码处理器的性能具有重要意义。基于Kogge-Stone加法结构,结合可重构技术,实现一种能够同时支持素数域GF(p)和二元域GF(2~m)上模乘运算的双域模乘器,并对模块进行合理复用,节省硬件资源。用Verilog VHDL语言对该模乘器进行RTL级描述,并采用0.18μm CMOS工艺标准单元库进行逻辑综合。实验结果表明,该双域模乘器的最大时钟频率为476 MHz,占用硬件资源66 518 gates,实现256位的模乘运算仅需0.27μs。     

恒运热电C厂给水调节系统存在的问题及解决方法

分析了恒运热电Ｃ厂汽包水位测量装置平衡容器测量的水位偏低的原因, 及给水自动控制系统加法器类型选择不当的问题, 提出了解决问题的方法。实际投运结果表明, 解决方法是可行的。     

三旋光结构一步无进位加法器的设计

针对现阶段光学计算机研究中涉及的光学加法器硬件制备困难,输入有限定性等问题,基于MSD(Modified Signed-Digit)加法原理及对称MSD编码技术,设计并实现了一种全新的光学加法器-三旋光结构一步式无进位加法器。阐述了该加法器的主光路结构设计过程和方案,给出了三旋光器抽象结构,分析和设计了控制光路的光路结构,并给出了易于硬件制备的电路实现具体方案。该加法器制备简单,对输入没有限制,并且可以一步并行完成数以千位的加法。针对上述光路和电路实现方案进行了实验验证,完成了13位以内的二进制数的无进位加法运算。实验结果表明:本文所设计的一步式无进位加法器原理正确、方案合理,并具有众多数据位数并行运算的潜力。     

X-DSP处理器中ALU的研究设计与功能验证

本文是结合国防科大微电子所项目要求对X-DSP处理器中ALU的加法器设计进行了详细论述,回顾了经典的加法器算法,提出了包含进位选择和超前进位两种思想的等延时结构,对40位全定制加法器的算法进行了改进。本文的研究成果包括如下一些方面：以跳跃进位加法器为基础,对加法器的低16位附加一条超前进位连来减小进位延迟时间;在分析ALU的结构基础下,对ALU采用了并行结构,使ALU可以工作在双16位模式下;通过模块分析,将数字运算控制与逻辑运算控制整合在一起,减少了芯片面积,提高了运算速度。完成设计后,通过使用SIMVIWE来观察波形,进行了模块级功能验证和系统级功能验证。