A Cauchy distribution-based ternary hypothesis testing for bipolar additive watermark detection in H.264/AVC video

Abstract

The statistical distribution of discrete cosine transform (DCT) coefficients is important for video watermarking since they are the main carriers for watermark embedding. For the statistical distribution of intra-coded DCT coefficients in the H.264/AVC video stream, non-parametric hypothesis test is utilised to verify that Cauchy distribution is better than generalised Gaussian distribution (GGD). Moreover, ternary hypothesis test is introduced into the detection of bipolar additive watermarks. By adjusting the watermark strength parameter, the detector performance can be guaranteed. Experimental results show that for those bipolar additive watermarks in the H.264/AVC stream, the proposed approach can achieve a detection accuracy of more than 80% on average.     

一种基于H.264半脆弱视频水印方案

这里提出一种基于H.264/AVC低比特率的半脆弱视频水印认证方案。将从I帧能量块中提取的特征码,以修改一对AC系数间的关系,完成水印在I帧的嵌入。在P帧中,引入参考水印位对运动分量的选择机制,并通过对所选运动分量奇偶性的调制完成水印嵌入。同时在I帧中采用Lagrangian优化算法和在P帧中采用拉格朗日代价函数式方案,有效地降低了水印嵌入带来的码率提升。实验证明了该算法的有效性。     

一种H.264/AVC帧内4x4预测算法的高效流水线结构

H.264编码器中的帧内4x4预测部分具有严重的数据依赖性,它的硬件化设计很难采用流水线实现,从而导致关键路径很长,硬件利用率很低,成为H.264编码器设计中的一个瓶颈。针对这个问题, 在不减少预测模式和不增加系统资源的的前提下,本文提出了一种新的结构,它通过利用原始像素进行模式判决和利用重构像素进行帧内预测的方法,可以使帧内预测与重构循环完全流水线实现,基本上达到了100%的硬件利用率,而且没有明显的PSNR的损失。本文所提出的硬件结构可在215个时钟周期内完成一个宏块的帧内4x4预测。用SMIC 0.13um工艺库综合,结果显示该结构最高可运行在250M,面积约为116K门,可支持4096x2160@30fps视频序列的实时编码。     

H.264/AVC帧内4×4预测算法的高效流水线结构

H.264编码器中的帧内4×4预测部分具有严重的数据依赖性,它的硬件化设计很难采用流水线实现,从而导致关键路径很长,硬件利用率很低,成为H.264编码器设计中的一个瓶颈。针对这个问题,在不减少预测模式和不增加系统资源的前提下,提出了一种新的结构,它通过利用原始像素进行模式判决和利用重构像素进行帧内预测的方法,可以使帧内预测与重构循环完全流水线实现,基本上达到了100%的硬件利用率,而且没有明显的PSNR损失。所提出的硬件结构可在215个时钟周期内完成一个宏块的帧内4×4预测。用SMIC 0.13μm工艺库综合,结果显示该结构最高可运行在250 MHz,面积约为116千门,可支持4 096×2 160@30 f/s(帧/秒)视频序列的实时编码。     

DM6446视频处理系统的硬件电路设计

本文介绍了一种基于TI公司双核心处理器芯片TMS320DM6446的硬件电路系统.通过74AVC 16T245 DGGR,进行逻辑电平转换,降低了成本,与传统的CPLD电平转换方法相比,可以使布板布线更加紧凑,降低硬件的设计难度,成品效果好,跟踪算法在该硬件系统运行后,其处理速度可以达到26帧/s,而DSP占用率仅为5...     

基于IEC 61970标准的多控制中心间无功电压协调控制信息交互模型设计

标准化是未来控制中心信息交互的发展方向。基于IEC 61970标准,提出一种适用于多控制中心间无功电压协调控制(coordinated automatic voltage control,CAVC)的信息交互模型。首先分析CAVC信息流内容,给出用于信息交互的协调控制模型定义;对公用信息模型进行扩展,设计出CAVC标准化信息模型;基于组件接口规范,设计CAVC标准化信息交互接口,并给出其信息交互框架和信息交互数据流程;该信息交互模型在实现智能电网条件下CAVC的多控制中心间信息交互方面具有广阔的应用前景。     

地区电网AVC系统应用分析及改进建议

介绍了地区电网AVC系统的控制原理及功能,分析了AVC系统工程应用中存在的问题。提出了AVC系统存在"软闭锁"的安全隐患,并对工程实践中发现的问题提出了改进意见,旨在增进同行间的经验交流,进一步提高AVC系统的实用性、可靠性。     

H．264／AVC重复编解码性能分析

研究H．264／AVC帧内重复编解码的性能,通过论证和实验把导致重复编解码尸舯m损失的因素归纳为4个方面：量化-变换误差,预测模式再选择误差,Clipping误差和环路滤波误差。为了提高H．264／AVC帧内重复编解码的性能,通过选择相同的预测模式且不使用环路滤波的方法进行重复编码,实验结果表明该方法使重复编解码的嗍损失减少0．5dB～1．4dB。     

A low-power VLSI implementation for fast full-search variable block size motion estimation

Variable block size motion estimation (VBSME) is becoming the new coding technique in H.264/AVC. This article presents a low-power VLSI implementation for VBSME, which employs a fast full-search block-matching algorithm to reduce power consumption, while preserving the optimal motion vectors (MVs). The fast full-search algorithm is based on the comparison of the current minimum sum of absolute difference (SAD) to a conservative lower bound so that unnecessary SAD calculations can be eliminated. We first experimentally determine the specific conservative lower bound of SAD and then implement the fast full-search algorithm in FPGA and 0.18?µm CMOS technology. To the best of our knowledge, this is the first time that a fast full-search block-matching algorithm is explored to reduce power consumption in the context of VBSME and implemented in hardware. Experiment results show that the proposed design can save power consumption by 45% compared to conventional VBSME designs that give optimal MV based on the full-search algorithms.