AMD K5体系结构分析

本文重点介绍了Ｋ５体系结构设计的两个重要特点：（１）如何将Ｘ８６这样的ＣＩＳＣ指令转化为类似于ＲＩＳＣ指令的ＲＯＰ；（２）Ｋ５的流水线的动态调度技术，即它如何利用保留站、缓冲池（ＲＯＢ）去检测指令间的数据依赖关系并保证程序执行语义的正确性。最后，我们对这些技术作了进一步讨论，看如何利用它们，以解决象ＶＬＩＷ这样的体系结构设计中所面临的软件兼容性等问题。     

CISC/RISC高性能微处理器——Pentium Pro(P6)

基于ｘ８６指令系统之上，简要介绍高性能奔腾（ＰｅｎｔｉｕｍＰｒｏ）的片上结构，论述其ＣＩＳＣ与ＲＩＳＣ相结合的超标量、超流水线的结构特点，并描述其支持“乱序执行”的工作过程。     

基于CISC/RISC的混合指令集构建

CISC与RISC是微处理器设计中的2种主要指令体系,他们各具优势,共存共融是其发展方向之一。首先介绍了硬件上基于CISC/RISC的混合架构设计,然后重点具体介绍CISC/RISC混合指令集的构建方法,并以65C02S的指令集为例,通过仿真说明了按该方法构建的混合指令集在基于CISC/RISC混合架构的硬件上运行具有良好的优势。     

并行CISC指令译码器的设计与实现*

针对x86系列兼容微处理器串行译码速度慢、效率低的缺点,提出了一种并行译码器设计方案.该方案将整个译码过程分为长度译码和地址译码两个阶段进行流水译码,在指令不带前缀的情况下单拍完成长度译码,支持任意两条指令并行译码,提高了译码效率.其使用Verilog-HDL进行描述,SYNOPSYS-DV在SMIC CMOS 0.18工艺库下进行综合.结果表明完全达到了设计要求.     

高性能计算机的处理器所经历的技术变革

微处理器的技术发展过程中,产生了两种不同的体系结构：ＣＩＳＣ结构和ＲＩＳＣ结构。目前ＣＩＳＣ和ＲＩＳＣ之间的界线已经变得非常模糊了,许多处理机结构都采用基于同样技术的ＲＩＳＣ和ＣＩＳＣ部件混用的办法。文章还以ＰｅｎｔｉｕｍＩ为例对设计方面采用的多项较为先进的技术予以阐述。     

CISC中混合Cache的优化设计

论文重点讨论CISC系统中混合Cache的Cache容量、块大小、相联度和替换策略等对Cache系统性能的影响,得到了一种混合Cache的优化方法。基于此方法,设计了“龙腾C1”CISC处理器中Cache单元,综合和流片结果表明该设计符合要求。     

基于JTAG的片上调试器与调试系统的设计实现

提出了一种基于JTAG协议的嵌入式CISC处理器的调试系统的设计方案。针对自主研发的教学用JU-C2型处理器设计了片上调试器和CPU内部寄存器扫描链,为构成一个完整的调试系统,还设计了USB-JTAG协议转换器和PC机控制软件。调试系统可以实现微指令级和机器指令级的单步、断点以及CPU内部寄存器值的查看和PC（程序计数器）写入,还有CPU的运行停止和复位这些常用的调试功能。分别介绍了系统的各个组成部分以及它们的原理,进行了系统测试,验证系统工作的正确性。调试系统对CPU内部数据通路侵入性较小,在教学中也有一定的实用性。     

RISC和CISC两种构架MCU的比较

首先从硬件的角度介绍了基于CISC构架和基于RISC构架的两种微控制器的结构，然后从软件的角度分析了两种构架微控制器的指令系统，最后对两种构架微控制器共同的核心部件-CPU内核的结构作了简要介绍。     

基于流水线结构的高速嵌入式MCU设计

采用同步流水线结构，设计了一种高速嵌入式51兼容MCU内核SCUT51。重点讨论了流水线技术在80C51这类CISC中的一些应用问题(如指令格式不规范、执行周期长等)及其解决办法。FPGA硬件仿真证明，SCUT51在指令执行效率上比80C51有了很大的提高。     

CISC微处理器嵌入式内核的设计

设计了与80C51兼容的微处理器嵌入式内核，用Cadence进行了仿真验证，建立了模型库。仿真结果表明，电路时序特性满足80C51的要求。同时，还对CPU和存储器进行了详细设计。该内核具有速度高、功耗低的特点。