CMOS毫米波低功耗超宽带共栅低噪声放大器

陈述了一个基于单端共栅与共源共栅级联结构的超宽带低噪声放大器(LNA).该LNA用标准90-nm RFCMOS工艺实现并具有如下特征:在28.5～39 GHz频段内测得的平坦增益大于10 dB;-3 dB带宽从27～42 GHz达到了15 GHz,这几乎覆盖了整个Ka带;最小噪声系数(NF)为4.2dB,平均NF在27 ～ 42 GHz频段内为5.1 dB;S11在整个测试频段内小于-11 dB.40 GHz处输入三阶交调点(IIP3)的测试值为+2 dBm.整个电路的直流功耗为5.3 mW.包括焊盘在内的芯片面积为0.58 mm×0.48 mm.     

标准CMOS工艺下单片集成光接收芯片的研究

设计了与标准CMOS工艺兼容的850 nm空间调制(Spatially Modulated,SM)结构光电探测器,在分析器件物理模型的基础上,建立了SPECTRE环境中等效电路的新模型.提出标准CMOS工艺下SM探测器与前置放大电路单片集成的电路设计.仿真结果表明,在850 nm光照下,SM探测器带宽达到400 MHz,并提供62 mA/W的响应度.整个集成芯片的工作速率为400 Mb/s,增益为0.81 kV/W,功耗为91 mW.     

A 6-bit 4 GS/s pseudo-thermometer segmented CMOS DAC

A 6-bit 4 GS/s, high-speed and power-efficient DAC for ultra-high-speed transceivers in 60 GHz band millimeter wave technology is presented. A novel pseudo-thermometer architecture is proposed to realize a good compromise between the fast conversion speed and the chip area. Symmetrical and compact floor planning and layout techniques including tree-like routing, cross-quading and common-centroid method are adopted to guarantee the chip is fully functional up to near-Nyquist frequency in a standard 0.18 #m CMOS process. Post simulation results corroborate the feasibility of the designed DAC, which can perform good static and dynamic linearity without calibration. DNL errors and INL errors can be controlled within 4-0.28 LSB and 4-0.26 LSB, respectively. SFDR at 4 GHz clock frequency for a 1.9 GHz near-Nyquist sinusoidal output signal is 40.83 dB and the power dissipation is less than 37 roW.     

新型基于源极跟随器的零极点型滤波器

提出一种新型基于源极跟随器的零极点型滤波器。提出的单支路全差分的双二阶单元采用两个前馈电容综合复数零点,用于实现连续时间零极点型滤波器。源极跟随器在电压域直接处理信号使得该双二阶单元以低功耗实现高线性度。利用CMOS0.18μm工艺级联实现了一个4阶切比雪夫Ⅱ型全差分低通滤波器。测试结果表明,滤波器带宽为2.75MHz,实现了带外下陷特性。在2V电源电压下,消耗电流为1.5mA,测得带内IIP3为5dBm。在三次谐波失真(HD3)为-46.3dB条件下滤波器的动态范围为65dB。     

能量回收电容耦合逻辑及其综合方法

提出了一种新型能量回收电路ERCCL（能量回收电容耦合逻辑）,该电路的能耗低于传统CMOS电路及其他能量回收电路．ERCCL利用电容耦合进行逻辑求值,因此可以在一个门中低能耗地实现高扇入、高复杂度的逻辑．同时ERCCL是一种阈值逻辑．所以一个基于ERCCL的系统可以大大减少逻辑门数,从而降低系统能耗．针对ERCCL提出了一种阈值逻辑综合方法．用基准电路集MCNC做了相应的实验．与SIS的综合结果相比,该方法大约减少80％的逻辑门．     

CMOS四路可加权高频模拟开关的设计和研究

介绍了一种可对高频信号进行取样、加权、控制、叠加的模拟信号处理开关集成电路,通过两个高宽长比的高跨导NM O S晶体管可实现权值的粗调和微调。该电路采用标准0.6μm CM O S工艺制造。测试结果表明:该电路的工作频段为50~250 MH z时,导通时最小插入损耗约为-5.0~-10.5 dB,关断时隔离度可达-40.5~-23.4 dB左右;其连续可调的加权动态范围最大值为21.3 dB。     

一种高电源抑制比、高阶温度补偿CMOS带隙基准源

本文提出一种高电源抑制比、高阶温度补偿CMOS带隙基准电压源。该基准源的核心电路结构由传统的Brokaw带隙基准源和一个减法器构成。文中采用第二个运放产生一个负温度系数的电流来增强曲率补偿,同时把该负温度系数电流与核心基准源电路产生的正温度系数电流求和得到一个与温度无关的电流给运放提供偏置电流。该电路采用0.35umCMOS工艺实现,仿真结果表明PSRR在1kHz时达到88dB,-40-125℃的范围内温度系数为1.03ppm/℃。     

应用于千兆以太网的1-Gb/s 零极点对消CMOS跨阻放大器

A zero-pole cancellation transimpedance amplifier（TIA）has been realized in 0.35μm RF CMOS technology for Gigabit Ethernet applications.The TIA exploits a zero-pole cancellation configuration to isolate the input parasitic capacitance including photodiode capacitance from bandwidth deterioration.Simulation results show that the proposed TIA has a bandwidth of 1.9 GHz and a transimpedance gain of 65 dB·Ωfor 1.5 pF photodiode capaci- tance,with a gain-bandwidth product of 3.4 THz·Ω.Even with 2 pF photodiode capacitance,the bandwidth exhibits a decline of only 300 MHz,confirming the mechanism of the zero-pole cancellation configuration.The input resis- tance is 50Ω,and the average input noise current spectral density is 9.7 pA/√ Hz.Testing results shows that the eye diagram at 1 Gb/s is wide open.The chip dissipates 17 mW under a single 3.3 V supply.     

一种基于0.18μm CMOS工艺的智能传感器网络节点设计与实现

针对当前无线监测网络节点存在无线通信距离小、数据传输周期短等问题,设计并实现了一种基于0.18 μm CMOS工艺的智能传感器网络节点.该无线传感器网络节点由无线传感器模块、CC2430处理器模块、无线通信模块以及电源模块构成.其中,CC2430处理器模块采用0.18 μm CMOS工艺控制电流损耗和模式变换时间,提高电源的运行周期,并采用0.18 μm CMOS工艺中低噪声放大器和UQ下变频对天线采集的射频信号进行操作,获取2.4 GHz的数据扩频,增强CC2420的无线通信抗干扰性能.设计了无线传感器网络节点中的SHTIO温湿度传感器、MS5534B集成压阻式压力传感器和ADXL202E双轴加速度传感器,并给出节点软件的结构和主程序流程.实验检测结果表明,设计的无线传感器网络具备较优的运行性能,丢包率较低,通信距离与运行周期明显优于传统方法.     

CMOS磁敏/光敏兼容传感器集成电路的设计

研制了一种新型的磁敏传感器和光敏象限传感器兼容的集成电路。该传感器采用0.6μm标准CMOS工艺制造,设计并实现了磁敏传感器、光敏象限传感器及其兼容的信号处理电路的单片集成,并采用有源预处理电路和相关二次采样电路进行磁敏和光敏信号的采集和降噪处理,具有较高的磁场灵敏度(0.0361T-1)感光灵敏度(2V/lx.s),实现了在一个芯片上同时传感磁信号和光信号的功能。