一种可用于非线性码译码神经网络模型研究

本文提出一种非线性码神经网络译码方案。在纠错能力范围内对满足码距特性的一般非线性码以零错误概率进行纠错译码，并在检错能力范围内检错。文中具体描述了神经网络模型构造、学习算法及其理论依据。最后通过非线性等重码的译码实例表明此方案的有铲性及理论和应用价值。     

QC-LDPC码的置换矩阵循环移位次数设计

 本文提出了一种循环移位次数的代数设计方法,该方法可用来构造基于置换矩阵的QC-LDPC码的稀疏奇偶校验矩阵H 。这个方法的基本思路是：将构造 q×t置换阵列 H矩阵的问题转化为构造 q×t下标矩阵 S(H)=[aij]的问题,然后根据Fosserier的充分必要条件,设计出能消除小围长（girth）的下标计算表达式 aij=f(q.t.n)。由该方法构造的H 矩阵能消除4环长,围长至少是6。     

基于BM算法的RS（18,10）译码的软件实现和性能分析

使用MATLAB软件设计了GF（2^8）上的加法、乘法、求逆运算模块,并以这些模块为基础,编写了RS（18,10）的采用串行的时域Berlekamp-Massye（BM）算法、钱搜索算法、forney算法的译码的软件实现。各个算法模块均采用硬件可以容易实现的算法,为硬件开发验证和调试提供了强有力的辅助手段,并对该码进行了性能分析。     

一种基于分集技术的空时码传输方法

根据分集技术的特点,对以往经典的传输方法进行了改进,提出了一种新的传输方法。在发射端,分成M组天线,每组包含Ti（i=1,2,…,M）根天线,不同组的天线利用不同的频率发射相同的或不同的信息,从而获得发射分集增益和复用增益。在接收端,分成M组天线,每组天线包含Ri（i=1,2,…,M）根天线,每组接收天线负责接收发射端同一组发射天线发射的信息,从而获得接收分集增益,即采用＂多对多＂的传输方式。仿真结果表明：文中方法与典型的传输方法相比,可大大加快传输速率和接收端的译码的速度。同时,在发射端,可以采用正交极化天线,降低了接收端之间的干扰,从而进一步提高了系统的性能。     

IEEE802.16e标准LDPC译码器设计与实现

LDPC码自在上个世纪90年代被重新发现以来,以其接近香农极限的差错控制性能,以及译码复杂度低、吞吐率高的优点引起了人们的关注,成为继Turbo码之后信道编码界的又一研究热点。利用FPGA设计并实现了一种基于IEEE802.16e标准的LDPC码译码器。该译码器采用偏移最小和（Offset Min-Sum）算法,其偏移因子β取值为0.125,具有接近置信传播（Belief Propagation）算法浮点的性能。译码器在结构上采用了部分并行结构,可以灵活支持标准中定义的所有码率和码长的LDPC码的译码。此外,该译码器还支持对连续输入的数据块进行处理,并具有动态停止迭代功能。硬件综合结果表明,该译码器工作频率为150MHz时,固定15次迭代,最低可达到95Mb/s的译码吞吐率,完全满足802.16e标准的要求。     

一种高效咬尾卷积码译码器的设计与仿真

介绍了咬尾卷积码的最优和次最优译码算法的实现细节,给出了采用新的蝶形图计算方法和环形内存来节省硬件资源的实现方法,最后给出了次最优算法在FPGA上的实现结果。     

基于CMMB系统的LDPC译码器的设计与实现

根据CMMB中LDPC码校验矩阵的结构特点,提出了一种部分并行译码结构的实现方法,并在XILINX的VirtexIV的XC4VLX80型FPGA上实现了这种结构。该设计充分利用了LDPC校验矩阵的规律,采用了一种适当的硬件结构和独特的存储器调用控制策略,故可在保证高性能和较大吞吐率的情况下,以较少的硬件资源实现两种码率的复用。     

TD-LTE系统中咬尾卷积码译码器的FPGA实现

在LTE中,为了获得正确无误的数据传输,要采用差错控制编码技术。LTE中是采用Viterbi和Turbo加速器来实现前向纠错。咬尾卷积码保证格形起始和终止于某个相同的状态,它具有不要求传输任何额外比特的优点。本文提出一种在FPGA中实现的咬尾卷积码的Viterbi译码算法,并在Xilinx的XC3S500E芯片上实现了该算法,最后对该算法性能进行了分析。     

多载波与单载波频域均衡系统的仿真与测量

我国数字电视地面广播传输标准GB20600-2006(以下简称国标)兼容多载波正交频分复用(OFDM)和单载波频域均衡(SC-FDE)2种块传输技术.为了在国标框架下对2种传输技术的抗频率选择性衰落性能进行比较,根据国标的系统参数对采用低密度奇偶校验码(LDPC)的OFDM和SC-FDE传输系统进行了仿真,并对国标实际系统进行了测量.仿真和实测结果均表明:在LDPC编码系统中,OFDM的抗频率选择性衰落性能好于SC-FDE系统,且随着信道频率选择性衰落的恶化和调制级别的提高,这种优势会更加明显.此仿真和实测结果可以为国标系统的实现与优化提供参考.     

高性能SRAM的低功耗设计

采用0.13 μm标准CMOS工艺,全定制设计实现了一款8 kB(8 k*8 bit)的高速低功耗静态随机存取存储器(SRAM).分析了影响存储器性能和功耗的原因,并在电路布局上做了改进,将两个3-8译码器进行拆分与重组,降低了互连线的延迟和耦合作用;同时,对灵敏放大器也做了改进.版图后仿真表明,在电源电压为1.2 V、温度为25 ℃的典型条件下,读1延时为766.37 ps,最大功耗为11.29 mW,功耗延时积PDP为8.65 pJ,实现了很好的性能.