空时块码设计及译码研究

与其它空时编码相比,空时块码(STBC)由于具有最大分集增益并且编译码简单而更受关注。该文首先系统地介绍了STBC的设计和最大似然(ML)译码,然后重点研究了STBC中的“好”码,并给出了针对“好”空时块码的快速ML译码算法。     

MLC闪存的最小和译码算法研究

随着多级单元(Multi-Level Cell,MLC)闪存存储密度的增加,单元间干扰(Cell-toCell Interference,CCI)成为影响NAND闪存可靠性的主要噪声。针对这种情况,在深入分析MLC闪存信道模型和CCI噪声模型的基础上,利用MLC阈值电压的均匀感知策略获取闪存页中每比特的对数似然比(Log-Likelihood Ratio,LLR)信息,提出了一种MLC型NAND闪存的最小和译码算法。仿真结果表明,在MLC闪存信道下,该方法既可保证闪存单元可靠性,又具有较短闪存单元的读取时间,从而实现了译码复杂度和性能间的良好折衷。     

一种Turbo码高速并行译码算法

针对Turbo码MAP译码算法运算量、存储量大和译码延时长的问题,基于双滑动窗的基本思想,提出一种高速并行的译码算法。计算机仿真表明,该算法是存储量与译码性能的良好折衷。     

LDPC码在未来移动通信中的应用

文章简要介绍了一种新型纠错码——LDPC码的编译码原理,分析了其在移动信道中的性能,并与Turbo码进行了比较。仿真表明,即使不使用交织器,非规则LDPC码的纠错能力仍优于Turbo码,因而在未来移动通信中具有极好的应用前景。     

基于TMS320C64XX和有限状态机的高速多通道RS译码器设计

RS码是一种纠错能力很强的码,广泛应用于通信、数字存储等领域中.文中提出了一种新的基于有限状态机结构的高速多通道RS译码器的设计方法,并且在TMS320C64XX系列DSP上对其进行了优化设计.测试结果表明采用采用该方法设计的RS译码器可以在单片DSP中实现高速多通道实时系统的需求.     

空时分组码在编码协作通信中的性能研究

为提高系统性能,有效抵抗衰落,提出了采用空时分组码的双中继编码协作通信系统,并给出了中继点使用Alamouti码的发送方式。根据源点和中继点产生LDPC码的整体校验矩阵,导出了目的点进行联合迭代译码所需的初始化消息。理论分析和数值模拟表明,在相同条件下,采用Alamouti码可以明显提高系统性能。当误比特率达到10-4,Alamouti码编码协作通信系统较相应的普通编码协作具有1.6 dB增益。     

DVB-S2中BCH码软件编译码实现

阐述了DVB-S2中BCH码的编译码算法,讨论了通过C语言实现DVB-S2中BCH码软件编译码的关键问题和解决方法,给出了其在加性高斯白噪声信道中的性能仿真结果.     

存储阵列中的串扰分析及脉冲产生电路设计

在SRAM存储阵列的设计中,经常会遇到相邻信号线与电路节点间耦合引起的串扰问题。针对这个问题给出位线“间隔译码”的组织结构,有效地降低了存储器读写时寄生RC所带来的串扰。同时,针对该“间隔译码”的存储阵列结构,设计了脉冲产生电路,该电路只需要利用行地址的变化来生成充电脉冲,不仅简化了电路的规模,而且减小了读写操作时存储阵列中单元之间的串扰,提高了可靠性。     

(2,1,7)卷积码Viterbi译码器FPGA实现方案

移动通信系统标准中普遍采用卷积码作为信道编码方案。本文阐述了目前最常用的卷积码译码算法——Vit-erbi译码算法,然后给出了(2,1,7)卷积码编码电路FPGA实现方法。该方法给出了新的Viterbi幸运路径算法和高效的状态度量存储技术,可以充分利用FPGA的优势获得较好的译码结果。利用幸存路径交换寄存器模块,能有效减少存储量并降低功耗。     

卷积码维特比译码算法最佳反馈深度研究

卷积码可以用维特比算法作为译码算法,由于维特比译码器复杂度随着反馈深度的增长成指数倍增长,因而译码反馈深度对译码器的复杂度影响很大甚至可能无法实用,目前有些文献中仅给出了反馈深度的大致范围,但在硬件实现和性能仿真时无法确定一个具体的数值。通过在OFDM系统中运用卷积编码和维特比译码仿真分析发现,维特比译码器反馈深度为卷积码编码器存贮长度的5倍时,既可达到性能和硬件复杂度的良好折衷,又便于实际应用。