单粒子效应对航天器的威胁及空间飞行试验评论（二）

列举了若干航天器因单粒子效应而出现的异常或故障。阐述了单粒子效应空间飞行试验方法和预估方法。总结了多颗航天器单粒子效应空间飞行试验结果。依据空间飞行试验结果，对静止卫星、低太阳同步轨道卫星和椭圆轨道卫星在太阳宁静和太阳耀斑期间单粒子效应作了比较。     

适用于纳米工艺的SET/SEU加固触发器设计

针对触发器在纳米级工艺下容易受空间辐射中单粒子效应的影响而产生软错误的情况,基于CPSH触发器结构,研究了一种对单粒子效应中SET/SEU加固的延时采样软错误防护(DSSEP)触发器结构.该触发器由延时采样单元、输入传输单元、软错误鲁棒存储锁存器和反相输出单元组成.延时采样单元对来自其他逻辑电路的输出数据进行采样,采样数据经输入传输单元写入软错误鲁棒存储锁存器,并通过一个反相输出单元输出.仿真结果表明,DSSEP触发器具有很好的SET/SEU加固能力.经过比较和分析,证明DSSEP触发器与具有同样SET/SEU加固能力的保护门触发器(GGFF)相比,在晶体管数目和传播延时方面仅为GGFF的62％和33％.     

PDSOI CMOS SRAM单元临界电荷的确定

PDSOI CMOS SRAM单元的临界电荷(Critical Charge)是判断SRAM单元发生单粒子翻转效应的依据.利用针对1.2μm抗辐照工艺提取的PDSOI MOSFET模型参数,通过HSPICE对SRAM 6T存储单元的临界电荷进行了模拟,指出了电源电压及SOI MOEFET寄生三极管静态增益β对存储单元临界电荷的影响,并提出了在对PDSOI CMOS SRAM进行单粒子辐照实验中,电源电压的最恶劣偏置状态应为电路的最高工作电压.     

民用飞机单粒子翻转问题研究

单粒子翻转(Single Event Upset,SEU)效应是机载复杂电子硬件设计所必须考虑的重要问题,对SEU效应进行了描述,分析了复杂电子设备经常用到的芯片类型(专用集成电路器件、反熔丝FPGA、SRAM型FPGA、Flash型FPGA)及其优缺点,总结了三模冗余、纠错码、擦洗、系统监控这四种常见的SEU减缓技术,对于国内民机机载复杂电子硬件的设计具有参考意义。     

一种改进的对抗软错误电路结构设计

给出了一种改进的基于时钟沿的自我检测和纠正的电路结构,以纠正由单粒子翻转（SEU）引起的数据错误。简单概述了已有的检测和纠正SEU的电路结构,并在该电路的基础上提出了改进的电路结构,以实现对触发器以及SRAM等存储器的实时监控,并可以及时纠正其由于SEU引起的数据错误。采用内建命令进行错误注入模拟单粒子翻转对电路的影响。改进的电路与原来的电路相比,以微小的面积和较少的资源换取更高的纠错率。     

激光定位深亚微米CMOS SRAM单粒子翻转敏感区

The pulsed laser facility for SEU sensitivity mapping is utilized to study the SEU sensitive regions of a 0.18/zm CMOS SRAM cell. Combined with the device layout micrograph, SEU sensitivity maps of the SRAM cell are obtained. TCAD simulation work is performed to examine the SEU sensitivity characteristics of the SRAM cell. The laser mapping experiment results are discussed and compared with the electron micrograph information of the SRAM cell and the TCAD simulation results. The results present that the test technique is reliable and of high mapping precision for the deep submicron technology device.     

一种星载在轨神经网络的容错设计方法

为了满足高可靠星载在轨实时舰船目标检测的应用需求,该文针对基于神经网络的合成孔径雷达(SAR)舰船检测提出了一种容错加固设计方法。该方法以轻量级网络MobilenetV2为检测模型框架,对模型在现场可编程逻辑阵列(FPGA)的加速处理进行实现,基于空间单粒子翻转(SEU)对网络的错误模型进行分析,将并行化加速设计思想与高可靠三模冗余(TMR)思想进行融合,优化设计了基于动态重配置的部分三模容错架构。该容错架构通过多个粗粒度计算单元进行多图像同时处理,多单元表决进行单粒子翻转自检与恢复,经实际图像回放测试,FPGA实现的帧率能有效满足在轨实时处理需求。通过模拟单粒子翻转进行容错性能测试,相对原型网络该容错设计方法在资源消耗仅增加不到20%的情况下,抗单粒子翻转检测精度提升了8%以上,相较传统容错设计方式更适合星载在轨应用。     

星用微处理器在轨单粒子翻转率预估方法研究

运用程序占空比概念及故障注入技术对星用微处理器动态和静态单粒子翻转率间的关系进行了研究,并将预估结果与国外在轨飞行监测数据进行了对比。结果表明,由程序占空比计算所得动态单粒子翻转率可对星用微处理器在轨单粒子翻转率进行合理预估;故障注入技术是灵活、方便的动态单粒子翻转率预估方法。     

基于FPGA硬件的单粒子翻转模拟技术

由于航空航天活动越发复杂,深空通信和姿态控制等航空航天电子系统大量采用集成电路芯片以提高各方面性能。随着集成电路工艺节点的进一步缩小,电路受到单粒子效应而发生错误的概率越来越大。评估集成电路对单粒子翻转（Single event upset, SEU）的敏感性对航空航天的发展具有重要意义。电路规模的增加和系统功能集成度的提高给评估速度带来了严峻挑战。本文提出了一种能适用于超大规模集成电路（Very large scale integration, VLSI）的快速故障注入方法。该方法可通过脚本自动分析电路,并修改逻辑使电路具备故障注入功能。实验结果表明,该方法实现的故障注入速度可以达到纳秒级,可大幅缓解电路规模和评估时间之间的矛盾,从而满足VLSI的评估需求。     

High performance energy efficient radiation hardened latch for low voltage applications

Energy efficiency is considered to be the most critical design parameter for IoT and other ultra low power applications. However, energy efficient circuits show a lesser immunity against soft error, because of the smaller device node capacitances in nanoscale technologies and near-threshold voltage operation. Due to these reasons, the tolerance of the sequential circuits to SEUs is an important consideration in nanoscale near threshold CMOS design. This paper presents an energy efficient SEU tolerant latch. The proposed latch improves the SEU tolerance by using a clocked Muller- C and memory elements based restorer circuit. The parasitic extracted simulations using STMicroelectronics 65 nm CMOS technology show that by employing the proposed latch, an average improvement of ∼40% in energy delay product (EDP), is obtained over the recently reported latch. Moreover, the proposed latch is also validated in a TCAD calibrated PTM 32 nm framework and PTM 22 nm CMOS technology nodes. In 32 nm and 22 nm technologies, the proposed latch improves the EDP ∼12% and 59% over existing latches respectively.