A four-interleaving HBD SRAM cell based on dual DICE for multiple node collection mitigation

A 4-interleaving cell of 2-dual interlocked cells (DICE) is proposed, which reduces single event induced multiple node collection between the sensitive nodes of sensitive pairs in a DICE storage cell in 65 nm technology. The technique involves the 4-interleaving of dual DICE cells at a layout level to meet the required spacing between sensitive nodes in an area-efficient manner. Radiation experiments using a 65 nm CMOS test chip demonstrate that the LETth of our 4-interleaving cell of dual DICE encounters are almost 4× larger and the SEU cross section per bit for our proposed dual DICE design is almost two orders of magnitude less compared to the reference traditional DICE cell.     

Multi-bits error detection and fast recovery in RISC cores

The particles-induced soft errors are a major threat to the reliability of microprocessors. Even worse, multi-bits upsets (MBUs) are ever-increased due to the rapidly shrinking feature size of the IC on a chip. Several architecture-level mechanisms have been proposed to protect microprocessors from soft errors, such as dual and triple modular redundancies (DMR and TMR). However, most of them are inefficient to combat the growing multi-bits errors or cannot well balance the critical paths delay, area and power penalty. This paper proposes a novel architecture, self-recovery dual-pipeline (SRDP), to effectively provide soft error detection and recovery with low cost for general RISC structures. We focus on the following three aspects. First, an advanced DMR pipeline is devised to detect soft error, especially MBU. Second, SEU/MBU errors can be located by enhancing self-checking logic into pipelines stage registers. Third, a recovery scheme is proposed with a recovery cost of 1 or 5 clock cycles. Our evaluation of a prototype implementation exhibits that the SRDP can successfully detect particle-induced soft errors up to 100% and recovery is nearly 95%, the other 5% will inter a specific trap.     

基于PDSOI单粒子翻转物理机制的SPICE模型研究

通过研究半导体器件单粒子翻转的物理机制,利用Synopsys TCAD工具对基于中国科学院微电子所开发的0.35μm部分耗尽SOI器件进行单粒子翻转的模拟,讨论了器件模拟物理模型的选择,验证了理论分析的正确性,并对重离子撞击引起的瞬态电流过程进行分析.分析表明单粒子翻转存在两个放电阶段,第一阶段过量电子漂移扩散电流组成激增电流部分;第二阶段部分耗尽SOI器件寄生三极管放电机制以及过量空穴放电机制引起的缓慢电流放电＂尾部＂.结合激增电流的物理意义,提出合理的数学模型,推导出描述此电流的一维解析解;对于缓慢衰减的＂尾部＂电流,提出子电路模型,并基于SPICE三极管模型进行参数提取,着重讨论了单粒子翻转的敏感参数.最后给出了以反相器为例的SPICE模拟与TCAD模拟在瞬态电流,输出节点电荷收集,LET阈值的对比结果,验证了SPICE模型的合理性和精确性.     

基于简化电阻电容电路的单粒子效应应用研究

随着器件尺寸缩小至纳米级,微观粒子对半导体器件的影响变得越来越明显。器件可靠性的研究近年来逐渐引起了人们的重视,开展了很多相关研究。以研究单粒子翻转效应为核心,在传统混合仿真的基础上,采用简化RC电路模型对简化电路的应用进行研究,总结了电阻和电容值变化对等效电路中敏感节点处电学特性变化的规律,探究了使用Id Vd曲线判断单粒子翻转的准确性,提出了在研究临位翻转时,通过单次实验即可有效预测临位翻转情况的方法。根据实验所得的电压电流曲线图形特点对它们进行分类,从而判断临位翻转。通过模拟实验与预测结果比对,两者的结果相符,预测有较高准确性。     

基于RTEMS的软件容错系统设计研究

运行于空间环境中的计算机系统,受空间辐射的影响,可能会发生各种各样的错误。为了提高系统可靠性,需要对其进行容错。在本文中,首先分析RTEMS本身的特点和空间环境的特点;然后在此基础上提出基于RTEMS的软件容错系统的分层设计思想,并给出具体的层次设计过程;最后结合模拟实验验证给出容错状态下系统的性能分析。实验结
果表明,对容错系统的分层设计是必要的。     

基于内建自测的软错误与老化在线检测

负偏置温度不稳定性为主的老化会造成时序违规故障及软错误故障。为此,提出软错误与老化在线检测器(SEAOS)。在器件正常工作的情况下,在线检测上述2种故障。复用并发内建逻辑块观察器,使得硬件开销不超过30%。实验结果表明,在0.18 μm工艺尺寸下,与经典检测结构相比,SEAOS有较好的检测能力,且硬件开销较少。     

一种引入复杂网络理论的软件数据流脆弱点识别方法

研究了卫星LTE上行同步系统在单粒子效应影响下软件数据流错误的脆弱点识别问题,并针对现有错误传播分析方法对大容量数据处理软件脆弱点识别存在较大偏差的问题,结合星载LTE上行同步处理大容量数据处理需求,引入复杂网络理论,提出一种基于网络节点度的软件数据流脆弱点识别方法.该方法以错误传播分析方法为基础,通过定义单粒子翻转错误渗透率,采用矩阵化描述方法构建了错误传播网络模型,将软件数据流脆弱点挖掘问题转换为网络关键节点挖掘问题,以一定的虚警概率搜索所有的局部极值,从而实现该虚警概率下全部的数据流脆弱点挖掘.仿真结果表明,该方法可有效识别星载LTE上行同步处理大容量数据处理中的脆弱点.     

基于EDAC的低开销星载迫零检测算法

针对基于传统三模冗余思想设计的星载MIMO检测算法中矩阵乘积运算资源占用率较高的问题,提出一种抗SEU的低开销星载EDAC迫零检测算法。通过在算法的矩阵乘积运算中扩展加入两行(列)"校验和",实现自检错、自纠错功能;采用模块化设计和乘法器核复用的方法,减少资源占用率和系统自恢复时间,整体提高系统的可靠性。仿真与测试结果表明,与基于三模冗余和RPR设计的迫零检测算法相比,该算法以较小的检错纠错延时为代价,提高了抗SEU性能,显著降低了资源占用率。     

GaAsMESFET在抗辐射领域的应用

详细论述了多种辐照源辐射ＧａＡｓＭＥＳＦＥＴ器件和电路产生的ＳＥＵ（单粒子翻转 ）效应，辐照源包括脉冲激光、质子、中子和电子不等。同时还讨论了计算机模拟辐射产生ＳＥＵ的过程和机制。研究表明：１）在低温生长ＧａＡｓ阻支的ＭＥＳＦＥＴ电路，有较强的抗ＳＥＵ能力；２）在ＭＥＳＦＥＴ中，产生ＳＥＵ的原因在于辐射导致了漏极收集电荷的增加，而且，电荷惧增强机制扔三种：ａ）背沟道导通机制，ｂ）双极增益机制；ｃ０     

基于XC7V690T的在轨抗单粒子翻转系统设计

针对核心工业级SRAM型FPGA芯片XC7V690T抗辐照能力较弱、在轨运行期间存在较高单粒子翻转风险的问题,为了提高XC7V690T在轨抗单粒子翻转的能力及配置文件注数修改的灵活性,设计了一种基于XC7V690T的在轨抗单粒子翻转系统架构。其硬件架构主要由XC7V690T SRAM型FPGA芯片、AX500反熔丝型FPGA芯片以及多片FLASH组成;软件架构主要包括AX500反熔丝型FPGA对XC7V690T进行配置管理及监控管理,对XC7V690T进行在轨重构管理,XC7V690T通过调用内部SEM IP核实现对配置RAM资源的自主监控和维护。在轨实验结果表明,采用工业级SRAM型FPGA芯片XC7V690T的某航天器通信机在轨测试过程中成功进行了SEM纠错,通信机在轨工作正常,通信链路稳定,满足使用要求,表明该系统架构可以有效提升XC7V690T抗单粒子翻转能力,可以为其他SRAM型FPGA抗单粒子翻转设计提供借鉴与参考。