SOI专用集成电路的静态电流监测和失效分析

静态电流测试是一种高灵敏度、低成本的集成电路失效分析技术,在集成电路故障检测、可靠性测试及筛选中的应用日益普遍。针对某绝缘体上硅专用集成电路在老炼和热冲击实验后出现的静态电流测试失效现象,结合样品伏安特性、光发射显微镜和扫描电子显微镜等电学和物理失效分析手段,确定了栅氧化层中物理缺陷的存在、位置及类型;结合栅氧化层经时介质击穿原理分析,揭示了样品的主要失效机理,并分析了经时介质击穿失效的根源,为改进工艺、提高电路可靠性提供了依据。     

Evaluation of graded-channel SOI MOSFET operation at high temperatures

This paper presents a comparative analysis between graded-channel (GC) and conventional fully depleted SOI MOSFETs devices operating at high temperatures (up to 300 °C). The electrical characteristics such as threshold voltage and subthreshold slope were obtained experimentally and by two-dimensional numerical simulations. The results indicated that GC transistors present nearly the same behavior as the conventional SOI MOSFET devices with similar channel length. Experimental analysis of the g_m/I_DS ratio and Early voltage demonstrated that in GC devices the low-frequency open-loop gain is significantly improved in comparison to conventional SOI devices at room and at high-temperature due to the Early voltage increase. The multiplication factor and parasitic bipolar transistor gain obtained by two-dimensional numerical simulations allowed the analysis of the breakdown voltage, which was demonstrated to be improved in the GC as compared to conventional SOI transistors in thin silicon layer devices in the whole temperature range under analysis.     

用于喇曼放大的SOI脊形波导中自由载流子寿命的解析表达

研究了用于喇曼放大的绝缘硅(SOI)脊形波导中自由载流子寿命与非线性光学损耗的关系.通过理论推导结合二维数值模拟的方法,提出了带有零反偏pin结构的SOI脊形波导中自由载流子寿命的解析表达式,该解析表达式与他人的实验结果相符.结果表明,比起不带pin结构的波导,带有零反偏pin结构的波导中的自由载流子寿命最多可以缩短80%.同时,研究了pin结构外加反偏电压时,自由载流子寿命进一步缩短的原因,并从强场下自由载流子速度饱和的角度出发,得到了自由载流子寿命的理论极限值.最后,模拟了不同自由载流子寿命情况下SOI脊形波导的喇曼净增益随着输入泵浦光功率密度的变化曲线,为硅基喇曼放大器的进一步研究指明了方向.     

集成抗ESD二极管的SOI LIGBT/LDMOS器件结构及其制作方法

为探索与国内VLSI制造工艺兼容的新型SOI LIGBT/LDMOS器件与PIC的设计理论和工艺实现方法，首次提出含有抗ESD二极管的集成SOI LIGBT/LDMOS器件截面结构和版图结构，并根据器件结构给出了阻性负载时器件的大信号等效电路. 探讨了该结构器件的VLSI工艺实现方法，设计了工艺流程. 讨论了设计抗ESD二极管相关参数所需考虑的主要因素，并给出了结构实现的工艺控制要求.     

SOI CMOS器件研究

利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

PD SOI MOSFET低频噪声研究进展

随着器件尺寸的不断减小,PD SOI器件的低频噪声特性对电路稳定性的影响越来越大.研究了PD SOI器件低频过冲噪声现象,分析了此类器件在发生浮体效应、栅致浮体效应以及前背栅耦合效应时低频过冲噪声的产生机理及影响因素.最后指出,可以通过添加体接触或将PD SOI器件改进为双栅结构,达到有效抑制低频过冲噪声的目的.     

Total Dose Radiation-Hard 0.8μm SOI CMOS Transistors and ASIC

介绍了采用全剂量SIMOX SOI材料制备的0．8μm SOI CMOS器件的抗总剂量辐射特性，该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad（Si）的总剂量的关系来表征．实验结果表明pMOS器件在关态下1Mrad（Si）辐射后最大阈值电压漂移小于320mV，nMOS器件在开态下1Mrad（Si）辐射后最大阈值电压漂移小于120mV，器件在总剂量1Mrad（Si）辐射后没有观察到明显漏电，在总剂量500krad（Si）辐射下专用集成电路的静态电流小于5pA．     

SOI LDMOSFET的背栅特性

在绝缘体上硅衬底上,制备了栅长为0.5μm的低势垒体接触结构和源体紧密接触结构的横向双扩散功率晶体管.详细研究了器件的背栅特性.背栅偏置电压对横向双扩散功率晶体管的前栅亚阈值特性、导通电阻和关态击穿特性均有明显影响.相比于源体紧密接触结构,低势垒体接触结构横向双扩散功率晶体管的背栅效应更小,这是因为低势垒体接触结构更好地抑制了浮体效应和背栅沟道开启.还介绍了一种绝缘体上硅横向双扩散功率晶体管的电路模型,其包含前栅沟道,背栅沟道和背栅偏置决定的串联电阻.     

薄膜全耗尽SOI短沟道MOSFET准二维电流模型

本文在分析薄膜全耗尽SOI器件特殊物理效应的基础上,建立了可细致处理饱和区工作特性的准二维电流模型。该模型包括了场效应载流子迁移率、速度饱和以及短沟道效应等物理效应,可以描述薄膜全耗尽SOI器件所特有的膜厚效应、正背栅耦合(背栅效应)等对器件特性的影响,并且保证了电流、电导及其导数在饱和点的连续性。将模型模拟计算结果与二维器件数值模拟结果进行了对比,在整个工作区域(不考虑载流子碰撞离化的情况下)二者吻合得很好。     

高性能双极型集成电路晶体管

本文讨论作为集成电路元件的高性能双极型晶体管的现状和有关的工艺问题。