关于再定时对于E1时钟传送性能影响的测试及分析

阐述了SDH的E1支路"再定时"功能,指出目前业内基本不采用的现实情况,并通过实际测试验证"再定时"对于提高时钟信号质量的效果,详细介绍了测试的步骤和方法,并提出明确的建议。     

10 Gb/s Linear Full-Rate CMOS Phase Detector for Clock Data Recovery Circuit

An improved linear full-rate CMOS 10 Gb/s phase detector is proposed. The improved phase detector overcomes the difficulties in realizing the full-rate operation by adding an I/Q splitter for the input data. Such a topology enlarges the pulse width of output signals to ease the full clock rate operation and the problem of the half period skew in the whole clock data recovery system. The proposed topology is able to provide a good linearity over a wider operating range of input phase offset compared to that of existing designs. The phase detector using the Chartered 0.18 μ m CMOS process is capable of operating up to a 10 GHz clock rate and 10 Gb/s input data for a 1.8 V supply voltage with 31 mW power consumption.     

一种低抖动、宽调节范围的带宽自适应CMOS锁相环

提出了一种低抖动、宽调节范围的带宽自适应CMOS锁相环.由于环路带宽可根据输入频率进行自动调节,电路性能可在整个工作频率范围内得到优化.为了进一步提高电路的抖动特性,在电荷泵电路中采用匹配技术,并在压控振荡器中应用电压-电压转换电路以减小压控振荡器的增益.芯片采用SMIC 0.35μm CMOS工艺加工.测试结果表明该锁相环电路可在200MHz～1.1GHz的输出频率范围内保持良好的抖动性能.     

高质量七倍分频电路的设计与实现

提出一种可实现占空比为50%的7倍时钟分频电路的高可靠性设计方案,并分别给出由分立元件组构和由Verilog HDL语言描述的2种实现方法。与已有方案相比,该设计不仅可以节省器件资源,而且完全避免了冒险现象对于分频时钟波形造成的影响。在Quartus环境下,分别对门级设计和基于Verilog HDL语言的行为级描述进行仿真验证,结果显示该方案合理可行。     

时钟不同步对波束形成影响的仿真分析

分析了数字T／R组件中,由于各路ADC的输入时钟不同步对波束形成的影响,给出了对波束指向影响最大的时钟不同步的情况,并推导出此时的方向图表达式。该表达式说明,ADC时钟不同步对方向图的影响大小取决于时钟不同步参数与信号频率乘积。通过该表达式,获得时钟不同步参数与波束指向偏移、旁瓣电平间的对应关系。仿真表明,通过该对应关系对时钟同步参数进行选取,获得了满足系统要求的方向图性能,验证了本文方法的有效性。     

脉冲气体激光器磁压缩放电电路的仿真

为了降低用于脉冲气体激光器的全固态磁压缩放电电路的放电延时抖动,采用PSPICE软件对全固态磁压缩激励电路进行仿真分析,完成了对充电、磁开关复位以及整个放电过程的初步模拟。模拟结果显示,初始储能电容电压1V的波动会引起放电时间5ns~10ns的抖动,抖动时间随着充电电压的升高而降低;通过采用特制的两级耦合复位回路来降低放电延时抖动,该复位电路可将放电抖动从微秒量级降低到纳秒量级。结果表明,降低抖动的关键因素在于充电过程中高频交流纹波经复位电路耦合将磁芯复位到一稳定状态,使磁开关、可饱和脉冲变压器的工作状态更加稳定。建立的仿真模型,对低放电抖动的脉冲放电激励电路设计可提供参考。     

SDH/SONET支路时钟抖动衰减数字锁相环设计

提出了一种新的光纤通信网络中SDH/SONET支路时钟抖动衰减设计方法.采用全数字锁相环技术和可编程的方法,根据不同类型的PDH信号,配置相应的增益和衰减因子,使得时钟的抖动衰减收敛速度可调节,能快速的达到国际电信联盟ITU-T标准规定的抖动范围.对于E3信号,滤波组合为100 Hz～800 kHz时,最大峰峰抖动为0.05 UI,滤波组合为10～800 kHz时,最大峰峰抖动小于10-3 UI.该方法电路实现结构简单,可广泛应用于光纤通信领域.     

实现自组网互同步的一种单源同步法

针对自组网的特点,提出一种单源互同步算法,使各节点动态地选择与本节点直接通信的节点中主时钟频率最大的节点作为帧同步的同步源,并向其锁钟,进而实现全网的帧同步与时钟同步.经测试验证,该算法在抗摧毁性能、同步收敛速度、时钟同步准确性和稳定性等方面具有较为突出的优势.     

一种基于双DSP视频口的实时图像数据通信技术

针对高分辨率灰度图像及其复杂的处理算法,选择双DSP板连接系统进行图像和算法处理.基于TMS320DM642视频口的特点,通过硬件连接和软件设置,设计实现通过视频口在两块DSP板之间进行BT656_8BIT数据流的实时传输,实验结果显示该方法稳定可靠,在多DSP间的数据传输同样有适用性.     

基于锁相环电源噪声引起的周期抖动分析

针对电源噪声在时钟电路的锁相环中引起的抖动问题,通过分析周期抖动和相位抖动与电源噪声间的关系,提出了用于预测电源噪声引起的锁相环抖动峰峰值的计算公式。文中预测的抖动峰峰值与HSPICE的仿真结果间的误差最大为3%,说明了文中公式的有效性。