A single layer zero skew clock routing in X architecture

With its advantages in wirelength reduction and routing flexibility compared with conventional Manhattan routing, X architecture has been proposed and applied to modern IC design. As a critical part in high-performance integrated circuits, clock network design meets great challenges due to feature size decrease and clock frequency increase. In order to eliminate the delay and attenuation of clock signal introduced by the vias, and to make it more tolerant to process variations, in this paper, we propose an algorithm of a single layer zero skew clock routing in X architecture (called Planar-CRX). Our Planar-CRX method integrates the extended deferred-merge embedding algorithm (DME-X, which extends the DME algorithm to X architecture) with modified Ohtsuki’s line-search algorithm to minimize the total wirelength and the bends. Compared with planar clock routing in the Manhattan plane, our method achieves a reduction of 6.81% in total wirelength on average and gets the resultant clock tree with fewer bends. Experimental results also indicate that our solution can be comparable with previous non-planar zero skew clock routing algorithm. Supported in part by the National Natural Science Foundation of China (Grant No. 60876026), and the Specialized Research Fund for the Doctoral Program of Higher Education (Crant No. 200800030026)     

PLC定时计数功能在住宅小区自动控制中的应用研究

以某住宅小区的自动控制为例,利用三菱PLC的定时计数功能组成电子时钟,按预先设定的时段定时启动各控制程序,完成相应的控制功能,取得了很好的效果,对其它自动控制也有一定的借鉴作用。     

基于时间放大的光盘抖晃测试系统设计

利用TIA(时序分析仪)或其它模拟方法来测量光盘的抖晃存在成本高、灵活性差、稳定性低等不足,而在实际的光盘生产测试过程中,更需要一种升级扩展方便、性价比高的测试设备。在粗糙脉宽检测方法的基础上,引入时间放大电路,成功地设计出一套以FPGA为核心,基于PCI Express总线的抖晃测试系统;实验表明,该系统具有结构简单、精度高、设计灵活、成本低等特点,在光盘测试和抖晃特性研究方面具有较好的应用价值和一定的市场前景。     

基于延迟合并嵌入的带障碍的时钟树布线算法

提出一种在带障碍情况下,基于延迟合并嵌入方法的时钟树构建算法,并在时钟树构造过程中引入了轨迹图以保证布线可以绕过障碍．该算法以已知障碍为布线约束,首先自底向上计算时钟树内部节点的可能位置,然后自顶向下确定每个节点的确切位置．实验结果表明,该算法能够正确、有效地实现有障碍存在时的时钟树布线,线长优化率超过7％．     

用于高能物理实验电子读出芯片的低噪声锁相环芯片设计

基于TSMC 180 nm工艺设计并流片测试了一款用于高能物理实验的电子读出系统的低噪声、低功耗锁相环芯片。该芯片主要由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器等子模块组成,在锁相环电荷泵模块中,使用共源共栅电流镜结构精准镜像电流以减小电流失配和用运放钳位电压进一步减小相位噪声。测试结果表明,该锁相环芯片在1.8 V电源电压、输入50 MHz参考时钟条件下,可稳定输出200 MHz的差分时钟信号,时钟均方根抖动为2.26 ps(0.45 mUI),相位噪声在1 MHz频偏处为-105.83 dBc/Hz。芯片整体功耗实测为23.4 mW,锁相环核心功耗为2.02 mW。     

一种基于熵源分离模型的可重构安全原语

在信息爆炸时代,信息的安全问题受到了广泛关注。在物联网设备的加密协议中,物理不可克隆函数(PUF)与真随机数发生器成为加密协议中基本的安全原语,提供了轻量级的解决方案。文章提出了一种熵源分离模型,能够分离环形振荡器中抖动(真随机数发生器的熵)和工艺偏差(PUF熵)引起的延时。基于该模型,在FPGA上设计了一种可重构的双工作模式电路,通过改变模式可分别生成PUF和真随机数。相较于FPGA上独立设计的PUF和真随机数发生器,该结构具有资源开销小、面积利用率高、功耗低等优势。实验结果表明,生成的PUF稳定性高、唯一性强、均匀性好;真随机数序列均通过了NIST测试,具有高随机性和不可预测性。     

一种增强型PTP光纤级联精细时频同步方法

该文提出了一种增强型PTP光纤级联精细时频同步方法,该方法以PTP同步技术为基础,结合同步以太网时钟传递技术和基于数字双混频时差法的多级级联精细时钟同步技术,对PTP技术进行改进和增强,然后基于该方法,通过多级时频设备光纤级联的形式实现多节点、大跨度、网络化的时频信号传递与同步输出,并解决多级级联情况下同步精度会逐级恶化的问题,实现ns量级的系统时间同步精度,保证系统各环节在高度统一的时间尺度下进行高效同步与联动工作。通过设计、试验,验证了该方法的可行性和有效性。     

高性能众核处理器芯片时钟网络设计

随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理器芯片面积大及核心时钟网络分布广的特点,基于标准多源时钟树设计策略构建多源时钟树综合（MRCTS）结构,通过全局H-Tree时钟树保证芯片不同区域间时钟偏斜的稳定可控,利用局部时钟树综合进行关键路径的时序优化以实现时序收敛。实验结果表明,MRCTS能在保证时钟延时、时钟偏斜等性能参数可控的基础上,有效降低时钟网络的负载和功耗,大幅压缩综合子模块的布线资源,加速关键路径的时序收敛,并且在相同电源电压和时钟频率的实测条件下,可获得约22.15%的时钟网络功耗优化。     

Reliability Estimation of Blu‐Ray Recordable Media with Effect of Initial Recording Performance

The lifetime and the reliability of Blu‐Ray Recordable media were estimated with an acceleration test varying the temperature and the relative humidity. Some brand of the media showed relatively long lifetime over 80 years, but another brand was immeasurable because the media was broken during the acceleration procedure. A strong dependence of the lifetime of the media on the brand was observed. Effect of the initial recording performance in terms of the random symbol error rate and the jitter on the reliability was analyzed. The random symbol error rate showed a strong correlation with the reliability of the Blu‐Ray Recordable media. Copyright © 2014 John Wiley & Sons, Ltd.     

基于相空间重构与高斯过程的卫星钟差预报

提出了一种基于相空间重构与高斯过程预报卫星钟差的新方法。首先根据星载原子钟的物理特性用多项式进行拟合以提取钟差趋势项,并对拟合后的残差进行经验模态分解,作降噪处理;然后以降噪后的残差时间序列的混沌特性为基础,对其进行相空间重构;最后以重构的相空间为基础,运用高斯过程对残差时间序列进行建模预报,再将预报结果加上趋势项,获得最终的钟差预报值。采用IGS提供的GPS超快速观测钟差建模进行短期预报实验,结果表明,该方法能实时有效地对卫星钟差进行预报,且精度优于超快速预报钟差。