基于推后补偿的时钟同步算法研究

时钟同步精度是网络时间同步的重要指标。目前网络节点的增多及涉及行业领域的扩大,给时钟同步精度提出了更高的要求,因此需要研究新的时钟同步算法提高时钟同步精度。本文以网络时钟同步的单向比较法为研究对象,针对其在时钟同步精度上的不足,提出了一种新的时钟同步算法,并给出了此算法在PPS信号同步中的应用,实验结果表明所提出的时钟同步算法提高了PPS信号的传递精度。该算法简单明了,易于工程实现。     

并行和分布式计算机监测系统的实现原理

通用分布式监测系统ＭＳ－１是一种面向并行和分布式计算机系统而设计的行为监测和分析系统。它基于事件驱动的监测原理，并采用软硬件混合实现方式和扩充插 ＰＣ机联网的分布式结构。     

基于SOC的血沉仪时钟及温度检测系统

本文设计了一种应用于血沉自动检测,基于SOC的C8051F单片机,结合SMBus总线技术和一线总线技术的实时时钟、温度检测系统。系统采用I2C总线的智能日历时钟芯片PCF8563提供时钟信息,应用一线总线数字温度传感器DS18B20检测温度,利用液晶屏实时显示。该系统具有结构简单、功耗低、可靠性好、可移植性强等特点。     

基于改进DDS算法的任意信号发生器设计

针对传统直接数字频率合成(DDS)算法存在的幅度量化误差、相位截断误差问题,提出了一种混合利用信号对称性+Sunderland构造对数据ROM进行压缩的方法,用来增大数据ROM的存储量,同时采用改进型相位抖动注入法抑制相位截断误差.硬件电路部分设计了幅频校正电路,对信号进行校正,保证了信号幅度的稳定输出.测试结果表明,信号发生器可以输出高速、稳定、低衰减、低杂散的任意波形,输出信号频率范围为1 MHz～30 MHz,幅度峰峰值为40 mV～6.7 V.     

基于单比特采样的IR-UWB系统采样抖动性能分析

研究了基于单比特采样接收的IR—UWB系统中采样抖动对性能的影响。论文给出了采样抖动的简化分析模型,推导了AWGN信道下全精度采样系统和单比特采样系统的误码率理论解。论文通过仿真实验验证了理论分析的正确性,并分析比较了全精度采样系统、单比特采样系统在AWCN信道与多径衰落信道下的抗采样抖动性能及其原因。     

一种用于脉冲式超宽带接收机的低抖动，低杂散多相输出锁相环

本文提出了一种用于脉冲式超宽带接收机的低抖动,低杂散多相输出锁相环。为了同时满足低抖动、低功耗和输出多相时钟这些需求,该锁相环基于一个环形振荡器结构。为了提高多相时钟的时间精度和相位噪声性能,设计了一个改善了噪声和匹配特性的压控振荡器。在设计中,通过良好的匹配电荷泵和仔细选择环路滤波器带宽来抑制参考频率杂散。测试结果表明,当载波频率为264 MHz时,1 MHz失调频率下的相位噪声为-118.42 dBc/Hz,均方根抖动为1.53 ps,参考频率杂散为-66.81 dBc。该芯片采用0.13 µm CMOS工艺制造,1.2 V电源电压下功耗为4.23 mW,占用0.14 mm2的面积。     

全光3R中的窄条AlGaAs激光器自脉动研究

分析了利用窄条AlGaAs激光器的自持脉动来进行3R时钟恢复的原理,着重阐述F—P腔半导体激光器自持脉动产生的机理和条件,同时研究窄条AlGaAs激光器的结构参数对自持脉动的影响．在此基础上讨论了改变自脉动频率和提高输出光脉冲功率的方法．最后提出了通过采用一种不规则窄条结构来提高激光器的输出光脉冲频率的方法,并使用仿真程序进行了仿真实验．结果表明,采用该结构可以比在同样条件下采用规则窄条结构获得更高频率的输出光脉冲．     

A power scalable PLL frequency synthesizer for high-speed △-∑ ADC

A 35-130 MHz/300-360 MHz phase-locked loop frequency synthesizer for △-∑ analog-to-digital con- verter （ADC） in 65 nm CMOS is presented. The frequency synthesizer can work in low phase-noise mode （300-360 MHz） or in low-power mode （35-130 MHz） to satisfy the ADC＇s requirements. To switch between these two modes, a high frequency GHz LC VCO followed by a divided-by-four frequency divider and a low frequency ring VCO followed by a divided-by-two frequency divider are integrated on-chip. The measured results show that the fre- quency synthesizer achieves a phase-noise of-132 dBc/Hz at 1 MHz offset and an integrated RMS jitter of 1.12 ps with 1.74 mW power consumption from a 1.2 V power supply in low phase-noise mode. In low-power mode, the frequency synthesizer achieves a phase-noise of-112 dBc/Hz at 1 MHz offset and an integrated RMS jitter of 7.23 ps with 0.92 mW power consumption from a 1.2 V power supply.     

SDH/SONET支路时钟抖动衰减数字锁相环设计

提出了一种新的光纤通信网络中SDH/SONET支路时钟抖动衰减设计方法.采用全数字锁相环技术和可编程的方法,根据不同类型的PDH信号,配置相应的增益和衰减因子,使得时钟的抖动衰减收敛速度可调节,能快速的达到国际电信联盟ITU-T标准规定的抖动范围.对于E3信号,滤波组合为100 Hz～800 kHz时,最大峰峰抖动为0.05 UI,滤波组合为10～800 kHz时,最大峰峰抖动小于10-3 UI.该方法电路实现结构简单,可广泛应用于光纤通信领域.     

星载MEMS原子钟稳频系统的优化及实验研究

简要介绍CPT原子钟工作原理,讨论原子频标的两个重要指标：短期稳定性和频率漂移。对CPT原子钟的锁频伺服控制电路进行系统分析和优化设计,并通过饱和吸收稳频实验验证所设计伺服控制电路的稳频性能．100s的频率稳定度达到1．6×10^-12,有望进一步提高频率稳定性。