基于连续渗流的WSN非规则通信模型

在连续渗流理论基础上提出一种新的非规则通信模型,减小邻居节点的半径,实现网络稀疏性,通过随机加长某些拓扑边提高网络连通性,解决两者之间的矛盾。仿真实验结果表明,该通信模型在稀疏性和连通性方面均优于UDG通信模型,减少节点能耗,延长网络的生命周期。     

基于项目属性和项目度的BGPR算法

传统二部图投影和排序(BGPR)算法的推荐精度不高。为此,提出一种基于项目属性和项目度的BGPR算法。分析二部图投影和随机游走的特点,引入项目属性和项目度2个影响因子,通过对初始化向量和项目相似性的优化,设计个性化推荐算法。实验结果表明,该算法的推荐精度较高。     

基于可重构处理器的并行优化算法

为挖掘可重构处理器的内在并行性,需要编译器通过分析程序的并行性来决定可重构处理器硬件最好的执行模式。为此,提出一种基于可重构处理器的并行优化算法。将有向无环图的并行计算部分映射到可重构处理器上,对任务实现3个不同层次的并行性(指令级并行、循环级并行、线程级并行)。测试结果表明,该算法使得可重构处理器在处理任务时比未用并行优化算法的性能提升1.2倍左右。     

基于m-n变进制规则的动态图软件水印算法?

针对软件水印分存算法恢复缓慢、数据扩张的缺点,提出一种基于m-n变进制规则的动态图软件水印算法,利用水印信息、m-n变进制数、排列数与置换图之间的对应关系,实现水印的分存和编码。当水印嵌入时,根据变进制规则将水印信息分存为一组变进制数,构造一个完美哈希函数将变进制数映射为对应的排列数,把得到的排列数编码为置换图结构嵌入到程序的执行代码中,水印提取是水印嵌入的逆过程。实验结果表明,该算法能减小程序的负载,降低水印嵌入和提取的时间复杂度,增强水印的隐蔽性和纠错能力。     

基于脆弱点利用关联的攻击图优化方法

现有的攻击图技术忽略了脆弱点之间的关联性,且大规模网络攻击图过于复杂。为解决上述问题,提出一种基于脆弱点利用(VE)关联的攻击图优化方法。对生成的攻击图进行预处理后,利用VE之间的关联性消除大规模网络攻击图中的冗余,并通过横向关联和纵向关联简化攻击图。仿真实验结果表明,该方法可以较好地优化攻击图的表达方式,为进行网络安全评估打下良好基础。     

基于二部图的公共交通网络模型

利用现有方法对兰州市公共交通网络进行建模时,不能得到真实网络参数,或复杂度过高。为此,以二部图作为基本模型,将车次作为“上集”,站点作为“下集”,建立兰州市公共交通网络模型。计算并分析数据,验证其符合小世界特性和无标度网络,并利用 Laplacian特征值和最大连通子图相对值来分析网络的性能和连通情况。分析结果证明,该模型在减少网络存储空间的同时能保证计算结果的准确,且对其优化也较简单直观。     

基于显著图的SIFT特征检测与匹配

基于尺度不变特征变换(SIFT)特征的图像匹配存在特征点数量大、运算时间长等问题。为此,引入视觉注意机制,提出一种基于显著图的SIFT特征检测与匹配方法。比较常用的显著图计算模型,选择谱残差方法提取图片的显著图。对显著图进行二值化和形态学等处理,得到规则合理的显著区域。在显著区域内提取SIFT特征,生成特征向量,进行图像匹配。实验结果表明,该方法能提高运算效率,并且得到的SIFT特征更加稳定。     

面向并行应用程序的DAG模式复用技术

在并行应用程序设计中可以用有向无环图(DAG)表示子任务之间的依赖关系,从而实现子任务的调度。为此,针对DAG数据驱动模型中的DAG模式复用问题,提出插件式DAG模式图库。将DAG模式图模块和运行时系统模块分离,增强模块的复用性和扩展性。在Easy PDP系统中实现并扩展该模式图库。以棋盘问题为例,证明该技术可降低扩展系统所需的代价。     

基于AOV图存储PLC梯形图的方法

提出一种直接以AOV(Activity On Vertex)图存储PLC(Programmable Logic Controller)梯形图的方法。编辑梯形图的同时,修改AOV图,然后根据AOV图的拓扑结构更新梯形图图符坐标,最后进行绘制显示。该方法无需进行梯形图向AOV图的转换,通过操作规则的约束来替代语法的检查,使梯形图的编辑更加便捷和规范。详细介绍了AOV图的编辑过程和坐标的更新算法。对AOV图向二叉树的转换算法进行修改,使其能适应于所有AOV图,并给出了相应的实例。     

基于源耦合逻辑的正交二分频器设计

设计了一种基于源级耦合结构的正交二分频电路,由两个完全相同的源级耦合D触发器级联构成,交替工作于触发和锁存模式。对传统的源级耦合结构做了适当改进,采用动态负载,通过对PMOS管的开：是控制很好地解决了电路工作速度和输出摆幅间的矛盾;且时钟开关PMOS和NMOS采用不同直流偏置,便于低电源电压下直流工作点的选取。采用TSMC 0．18μmRFCMOS工艺进行仿真验证。实验结果表明,分频器在1．92GHz愉入时钟频率下能正常实现正交二分频,有较宽的锁定范围,且在3V电源电压下功耗仅为1．15mW。