溶液全热回收装置在SPF实验动物环境中的应用分析

通过对SPF实验动物房能源消耗大,运行成本高昂等问题的分析,对溶液为媒介的全热回收装置和板式全热换热器进行了全面的经验性比较。认为溶液全热回收装置节能、杀菌、无交叉污染,应用在SPF实验动物房空调系统中具有较好的经验效益。     

脊槽波导主模截止特性研究

为了研究脊槽波导主模截止特性,采用亥姆霍兹方程的有限差分格式,计算在窄边与宽边比为0.45、槽的高度与窄边比为0.4的条件下,脊槽波导中脊和槽的几何尺寸在中间位置连续变化时的归一化截止波长。并且计算了当脊宽为0、脊槽间距为窄边长度加槽高度,即脊槽波导的脊消失,成为单槽波导的归一化截止波长。并将计算结果与单槽波导和单脊波导的进行对比。结果表明,脊槽波导的截止特性较单脊波导和单槽波导更加良好。     

SOI热光4×4光开关阵列的研制

设计和制作了由5个2×2多模干涉马赫-曾德开关元组成的重排无阻塞型SOI 4×4热光开关阵列.阵列的最小和最大附加损耗分别为6.6和10.4dB,阵列的串扰为-12 ～-19.8dB,光开关阵列的开关速度小于30μs,单个开关元的功耗大约为330mW.     

电子元器件高密度组装中所用高分子材料及技术

电子设备行业为了实现小型、轻量化与高速、大容量的信息传输,对电子元器件及装置实施小型化、高密度组襞、微细导线、最短连线所需的三维组装和立体电路成形技术。论述了电子元器件组装中所采用的高分子材料及对其高性能的期望、金属与高分子材料的连接所应用的界面控制技术。讨论了界面控制技术的具体应用,如多层线路板、半导体密封材料、异向性导电连接材料、半导体制造工程用粘结带等。     

0.18 μm CMOS 10 Gb/s光接收机的单片集成数据再生电路

利用TSMC 0.18 μm CMOS工艺设计的,应用于光纤传输系统SDH STM-64速率级(10 Gb/s)的单片光接收机.该接收机包括限幅放大器、时钟恢复、数据判决电路.后仿真可工作在10 Gb/s速率上.该电路采用1.8 V电源电压,功耗500 mW,50 Ω负载上单端输出.摆幅340 mV,芯片面积1.968 mm×1.135 mm.     

宽工作电压范围单电源CMOS误差放大器

采用0.8μm标准数字CMOS工艺(VTN0=0.836V,VTP0=0.930V),设计并流片验证了具有宽工作电压范围(3～6V),可作SOC系统动态电源管理芯片内部误差放大器应用的单电源CMOS运算放大器。该误差放大器芯核同时具有适合低电压工作,并对工艺参数变化不敏感的优点。对于相同的负载情况,在3V的工作电压下,开环电压增益AD=83.1dB,单位增益带宽GB=2.4MHz,相位裕量Φ=85.2°,电源抑制比PSRR=154.0dB,转换速率Sr=2.2V/μs;在6V工作电压下,AD=85.1dB,GB=2.4MHz,Φ=85.4°,PSRR=145.3dB,Sr=3.4V/μs。     

三维微电子学综述

三维微电子学主要研究三维集成电路的设计与制造。文章讨论了三维集成电路的概念、发明思想、结构、优点、制造及其挑战和应用等。三维微电子技术必将成为未来发展的新兴技术。     

基于改进型D-S证据理论的决策层融合滤波算法

本文针对线性和非线性混合滤波技术的不足,提出了一种基于改进型D-S证据理论的融合滤波算法.本算法首先分析了基本D-S证据理论组合准则缺陷的产生原因,从而采取消去证据间相关性、自适应地分配矛盾信息给与冲突有关的焦元等措施,改进了基本D-S证据理论的组合准则,提高了其融合性能.在此基础上,本算法又根据混合滤波器单源判别边界点误报风险大、可靠性和容错性差的弊端,增加了多子源判决准则,利用改进了的D-S证据理论的组合准则,实施融合判决.后续实验证明了本算法的有效性,为图像滤波的技术发展提供了一个新的探索途径.     

用Tow-Thomas电路设计含有限非零传输零点有源滤波器的方法

Tow-Thomas电路是一种实现全极点滤波器的典型电路。本文给出了用Tow-Thoms电路设计含有限非零传输零点有源滤波器的方法，从而使Tow-Thomas电路可用于单片集成滤波器电路。而文中给出的公式可用于计算外接元件。设计实例表明了文中给出的计算公式的正确性。     

STI process steps for sub-quarter micron CMOS

This paper presents Shallow Trench Isolation (STI) process steps for sub-1/4 μ CMOS technologies. Dummy active areas, vertical trench sidewalls, excellent gap filling, counter mask etch step and CMP end point detection, have been used for a 0.18 μm CMOS technology. Electrical results obtained with a 5.5 nm gate oxide thickness show good isolation down to 0.3 μm spacing. Good transistor performances have been demonstrated.