基于VHDL实现单精度浮点数的加／减法运算

研究了单精度浮点数加／减法的结构及其设计方法，并在Aldec公司的Active—HDL软件环境下，采用VHDL语言进行设计，并进行了仿真验证，计算精度可以达到10^-7。     

基于FPGA的位同步信号提取

同步是通信系统中一个非常重要的实际问题。在同步通信系统中,同步系统性能的降低会导致通信系统性能的降低,甚至使通信系统不能正常工作。因此,同步是信息能够正确可靠地进行传输的前提。介绍一种基于FPGA的锁相环位同步提取技术的原理,并用VHDL语言编程实现,在QuartusⅡ下编译仿真通过,给出仿真波形图。经分析该设计稳定可靠,且能够完成要求。     

CPLD/FPGA在工件取放设备中的应用

在分析PLC优缺点的基础上，提出一种利用在线可编程逻辑控制代替PLC的新技术。此外，给出了用在线可编程器件CPLD/FPGA组成的、VHDL语言实现的工件取放设备控制电路设计和程序。     

基于FPGA的HDB3编解码器的设计与实现

为了满足基带传输系统中传输码型无直流分量、低频分量少、便于提取定时时钟和具有一定的检错能力等要求,选择HDB3码并结合FPGA集成度高、速度快的特点,用ALTERA公司的Cyclone系列FPGA芯片EP2C8T144C6实现了HDB3编解码电路的设计.该设计提高了整个通信系统的集成度,克服了分立硬件电路带来的抗干扰差和不易调整等缺陷.实验结果表明：系统的传输误码率低于10 6.该设计可应用到实际的通信系统传输中.     

移动OFDM CFOs估计的步长算法实现

为了保持移动中正交频分复用(OFDM)技术子载波间的正交性,避免载波间的干扰(ICI)引起的系统性能退化,建立了载波频率偏移(CFOs)的步长估计模型,对模型的稳定性、步长参数和CFOs的估计误差等进行研究,并进行了MATLAB仿真。VHDL程序在电路板上运行的实验结果表明:在±3σ估计变化区间内,移动速度为400和800 km/h时,CFOs的误差分别近似为0.010和0.017,符合CFOs估计误差必须精确的在子载波空间1~2%范围内的衡量标准,同时程序在电路板上能够正确执行。     

基于FPGA的信号发生器的设计与实现

信号发生器是数字设备工作中必不可少的一部分,文章主要研究了基于FPGA的函数信号发生器的设计思路和软硬件实现过程。首先介绍了该设计的总体方案,以及该方案中所使用的软件及硬件基本知识。在此基础上进行了硬件电路的设计,主要采用VHDL语言编写各个波形模块,将波形数据存储在rom中,通过控制信号时钟依次读出形成波形信号,基于Altera公司的cyclone II系列FPGA-EP2C50作为核心芯片,搭建外围转换电路,最后在软件Quartus上给出了系统仿真波形,验证了该设计的正确性。     

基于AES算法的存储测试系统设计

为了实现对存储测试系统在某些应用场合中数据保密的需求,提出了一种基于AES算法的数据加密系统设计方案,并完成了系统的算法仿真与硬件设计。系统的硬件以Xilinx公司的FPGA为主要芯片,实现数据采集与加密功能。采用VHDL语言来描述AES算法的硬件实现,对AES加密系统的整体结构和各个子模块进行了仿真与优化。从仿真测试结果看,完全能够满足存储测试系统的加密要求,达到了设计要求。     

语音PCM的Huffman编码研究与实现

传统的模拟语音PCM采用等长折叠二进制编码,其数码率较高,传输和处理所需系统资源较大。文章从语音信号抽样值的概率分布情况出发,在PCM编码的非均匀量化基础上,对13折线A律压扩特性采用变长编码,使信源的熵冗余得以减小,实现了语音MOS值不变情况下的压缩编码,同时,又运用EDA技术对压缩电路进行了基于CPLD的硬件设计。     

基于FPGA的CRC并行算法研究与实现

循环冗余校验(CRC)算法广泛应用于通信领域以提高数据传输的可靠性.针对通信过程中常用的CRC校验,介绍了CRC的编码和解码原理,分析了CRC的经典算法的实现过程,并在此基础上提出了基于FPGA的CRC并行处理算法.采用VHDL语言对算法完成建模与实现,并以Altera公司开发的EDA工具QuartusII8.0作为编译、仿真平台进行了仿真验证.电路的综合结果表明,该方法具有更少的资源占用量和更高的工作效率.