一种基于TDM的工业串行实时通讯协议

本文讨论了一种基于TDM（时分复用）的工业串行实时通讯协议设计方法和FPGA实现方式,以及该协议所解决的关键问题,并结合现有的SERCOS技术分析了该协议在实时眭优化方面的的创新点。     

FPGA在峰值检测中的应用

峰值检测是数字存储示波器的重要技术之一,用来实现波形毛刺的捕捉,包络显示和限制混叠3个功能。用VHDL语言编程设计了峰值检测模块,采用流水线思想,实现了峰值检测功能。该模块在实际项目中得到验证,可以捕获20 ns以上的毛刺信号。创新点在于采用FPGA作为实现示波表峰值检测模块的器件,目的在于提高峰值检测的速度,减轻MCU的负担,改进了峰值检测的指标。     

并行EEPROM编程器的设计与实现

通过对并行EEPROM写指令时序的介绍分析以及RS-232接口的应用,并行EEPROM编程器的设计在FPGA中得以实现,该设计具有硬件电路简单可靠,软件设计易于实现,编程操作方便的优点,并具有通用推广型。     

FPGA implementation and performance evaluation of a high throughput crypto coprocessor

This paper describes the FPGA implementation of FastCrypto, which extends a general-purpose processor with a crypto coprocessor for encrypting/decrypting data. Moreover, it studies the trade-offs between FastCrypto performance and design parameters, including the number of stages per round, the number of parallel Advance Encryption Standard (AES) pipelines, and the size of the queues. Besides, it shows the effect of memory latency on the FastCrypto performance. FastCrypto is implemented with VHDL programming language on Xilinx Virtex V FPGA. A throughput of 222 Gb/s at 444 MHz can be achieved on four parallel AES pipelines. To reduce the power consumption, the frequency of four parallel AES pipelines is reduced to 100 MHz while the other components are running at 400 MHz. In this case, our results show a FastCrypto performance of 61.725 bits per clock cycle (b/cc) when 128-bit single-port L2 cache memory is used. However, increasing the memory bus width to 256-bit or using 128-bit dual-port memory, improves the performance to 112.5 b/cc (45 Gb/s at 400 MHz), which represents 88% of the ideal performance (128 b/cc).     

基于VHDL的故障注入工具的研究

基于VHDL的故障注入技术是一种验证系统可信性的有效方法,构造基于VHDL的故障注入工具是故障注入研究的一个重要组成部分.对基于VHDL的故障注入技术进行了研究,详细描述了该故障注入工具的结构和主要模块功能,并进行故障注入实验,分析和计算故障的激活率、探测率、恢复率.故障注入工具可用于对中等复杂度的VHDL模型进行故障...     

CPLD在有源电力滤波器中的应用

针对谐波污染问题,设计并实现了一种由上、下位机组成的并联型有源电力滤波器。以TMS320C5416 DSP为核心的下位机控制模块为背景,重点介绍了CPLD对其外围器件的逻辑接口设计,主要包括外围器件的片选和读写控制、DSP的中断管理和时钟信号的分频处理等。开发软件使用QuartusⅡ,通过硬件描述语言VHDL对其功能进行描述,并在波形编辑器中完成逻辑时序的仿真。     

一种基于智能体的VHDL网络编译器的设计与实现

在研究ＶＨＤＬ编译器和智能体的基础上,提出了一种基于智能体的ＶＨＤＬ网络编译器的设计,并运用Ｊａｖａ语言进行了具体开发。介绍了编译器的总体结构,并着重阐述了其网络功能的具体实现。对基于智能体的ＶＨＤＬ网络编译器进行了总结和展望。     

基于复杂可编程逻辑器件的DRAM控制器的设计与实现

本文介绍了一种用复杂可编程逻辑器件（CPLD）设计DRAM控制器的设计方法,并采用VHDL语言编程实现。     

用VHDL-AMS进行概念设计

ＶＨＤＬ－ＡＭＳ是ＶＨＤＬ向模拟和混合信号领域的诉展,ＶＨＬＤ－ＡＭＳ为设计者提供了在概念级处理复杂系统的能力,随着ＶＨＤＬ－ＡＭＳ的标准化,将诞生处理复杂的模拟和混合信号模型的有效的模拟器,文中介绍了ＶＨＬＤ－ＡＭＳ模拟扩展的主要内容,展示了一个混合模式模拟环境,并给出了模拟解算器的构成,讨论了连续和离散模拟的同步问题;用４个例子说明ＶＨＤＬ－ＡＭＳ在概念设计中的应用。     

单片机与FPGA/CPLD总线接口逻辑设计

设计一种基于MCS-51单片机与FPGA/CPLD的总线接口逻辑,实现单片机与可编程逻辑器件数据与控制信息的可靠通信,使可编程逻辑器件与单片机相结合,优势互补,组成灵活的、软硬件都可现场编程的控制系统.在设计中采用VHDL语言,实现MCS-51单片机与FPGA/CPLD的总线接口逻辑设计.试验表明,该总线接口逻辑工作稳定、可靠,使MCS-51单片机与FPGA/CPLD能够完美结合.