GS-DFB半导体激光器的光自注入技术

报道了一种光脉冲自注入的新方法 ,它能使增益开关 DFB激光器输出光脉冲的时间抖动从 5.7ps减小到 1.2 ps,分析了注入光延迟时间及功率对时间抖动的影响 ,指出为取得抑制时间抖动的最佳效果 ,必须选择合适的反馈光脉冲延迟时间和适当的反馈光功率。实验中观察到在增益开关 DFB激光器光脉冲建立期间注入反馈光时 ,输出光脉冲会发生严重畸变。     

一种低电压低功耗的环形压控振荡器设计

提出了锁相环的核心部件压控振荡器(VCO)的一种设计方案.该压控振荡器采用全差分环形压控振荡器结构,其延迟单元使用交叉耦合晶体管对来进行频率调节.基于SMIC0.18μmCMOS工艺,用Hspice对电路进行了仿真.仿真结果表明,该压控振荡器具有良好的线性度,较宽的线性范围以及高的工作频率,在1.8V的低电源电压下,振荡频率的变化范围为402～873MHz,中心频率在635MHz,功耗仅为6mW,振荡在中心频率635MHz时的均方根抖动为3.91ps.     

光传送网中负载抖动累积的分析

光传送网(OTN)中由于信号的复用与映射和3R再生器等技术的使用会产生抖动,而抖动会对网络的信号质量产生影响.文章分析了负载信号映射抖动以及经过多个站点后的抖动累积.首先结合实际应用建立分析模型,然后在时域上分析模型得出抖动累积分析式,最后通过仿真得出结果.     

定时同步中式样抖动消减算法研究*

为了解决Gardner定时同步环路式样抖动较大的问题,对现有的各种式样抖动消减算法进行了归类研究,将其划分为算法修正类和波形预处理类两类,并分别从S曲线特性及定时抖动方差等性能对各类算法进行了理论和仿真分析,同时以修正的克拉美罗界（MCRB）作为衡量算法优劣的标准。最后简单总结了各类算法的实际应用场景及未来的研究方向。     

多基地无源雷达视频脉冲传输系统的研究

无源定位系统的基本原理是通过多个站协同工作，在中心站分析各站捕获信号的时间差来对目标进行具体定位，精确的定位对中心站与边站之间传送脉冲信号的微波传输系统提出了很高的要求。文中针对该问题，在分析多基地无源雷达视频脉冲传输系统的原理及系统的门限效应的基础上，通过系统仿真，对接收端脉冲的前沿抖动量等关键指标进行了测量及分析，探讨和研究了不同视频脉冲调制方式和信道构成方式对多基地无源雷达视频脉冲传输系统的性能影响。     

一种低抖动、宽调节范围的带宽自适应CMOS锁相环

提出了一种低抖动、宽调节范围的带宽自适应CMOS锁相环.由于环路带宽可根据输入频率进行自动调节,电路性能可在整个工作频率范围内得到优化.为了进一步提高电路的抖动特性,在电荷泵电路中采用匹配技术,并在压控振荡器中应用电压-电压转换电路以减小压控振荡器的增益.芯片采用SMIC 0.35μm CMOS工艺加工.测试结果表明该锁相环电路可在200MHz～1.1GHz的输出频率范围内保持良好的抖动性能.     

脉冲气体激光器磁压缩放电电路的仿真

为了降低用于脉冲气体激光器的全固态磁压缩放电电路的放电延时抖动,采用PSPICE软件对全固态磁压缩激励电路进行仿真分析,完成了对充电、磁开关复位以及整个放电过程的初步模拟。模拟结果显示,初始储能电容电压1V的波动会引起放电时间5ns~10ns的抖动,抖动时间随着充电电压的升高而降低;通过采用特制的两级耦合复位回路来降低放电延时抖动,该复位电路可将放电抖动从微秒量级降低到纳秒量级。结果表明,降低抖动的关键因素在于充电过程中高频交流纹波经复位电路耦合将磁芯复位到一稳定状态,使磁开关、可饱和脉冲变压器的工作状态更加稳定。建立的仿真模型,对低放电抖动的脉冲放电激励电路设计可提供参考。     

基于优化环路带宽的低噪声锁相环设计

This paper describes a low-noise phase-locked loop （PLL） design method to achieve minimum jitter. Based on the phase noise properties extracted from the transistor, and the low-pass or high-pass transfer characteristics of different noise sources to the output, an optimal loop bandwidth design method, derived from a continuous-time PLL model, further improves the jitter characteristics of the PLL. The described method not only finds the optimal loop-bandwidth to minimize the overall PLL jitter, but also achieves optimal loop-bandwidth by changing the value of the resistor or charge pump current. In addition, a phase-domain behavioral model in ADS is presented for accurately predicting improved jitter performance of a PLL at system level. A prototype PLL designed in a 0.18 μm CMOS technology is used to investigate the accuracy of the theoretical predictions. The simulation shows significant performance improvement by using the proposed method. The simulated RMS and peak-to-peak jitter of the PLL at the optimal loop-bandwidth are 10.262 ps and 46.851 ps, respectively.     

SDH/SONET支路时钟抖动衰减数字锁相环设计

提出了一种新的光纤通信网络中SDH/SONET支路时钟抖动衰减设计方法.采用全数字锁相环技术和可编程的方法,根据不同类型的PDH信号,配置相应的增益和衰减因子,使得时钟的抖动衰减收敛速度可调节,能快速的达到国际电信联盟ITU-T标准规定的抖动范围.对于E3信号,滤波组合为100 Hz～800 kHz时,最大峰峰抖动为0.05 UI,滤波组合为10～800 kHz时,最大峰峰抖动小于10-3 UI.该方法电路实现结构简单,可广泛应用于光纤通信领域.     

基于锁相环电源噪声引起的周期抖动分析

针对电源噪声在时钟电路的锁相环中引起的抖动问题,通过分析周期抖动和相位抖动与电源噪声间的关系,提出了用于预测电源噪声引起的锁相环抖动峰峰值的计算公式。文中预测的抖动峰峰值与HSPICE的仿真结果间的误差最大为3%,说明了文中公式的有效性。