非平稳随机场模型的遥感图像分割

提出一种双随机场模型。通过结合局部的统计量，将一种因果的自回归随机场模型应用于非平稳图像纹理的描述，同时，用马尔可夫随机场给标记场建模可以取得较好的分割效果。通过对实验的分析发现，分割结果仍存在一些错误。因此，在这种模型的基础上，引入了一种新的分类特征(熵率)来改善目标分割的效果。它反映了纹理的高阶相关性，改进了随机场低阶模型的不足。所提出的算法用于遥感图像的城区提取实验。     

随机激光器的最新进展

综述了近年来随机激光器的最新研究结果，包括随机激光产生的机制，随机增益介质的制备方法，随机激光器的激励与发光特性和随机激光理论。最后，介绍了随机激光器的应用前景。     

基于数值模拟的激光热负荷光强分布设计

激光活塞热负荷模拟实验需将高斯光束调制成按特定光强分布的多个同心光环,为此提出了基于有限元(FE)分析的激光热负荷光强分布反求设计思想。应用最初设计的整形器对有限元模型进行校核,在合理的范围内调整边界条件参数和活塞材料热物性参数,使模拟结果与实验结果吻合;对于校核后的有限元模型,通过调整光强分布和加载条件以接近目标温度场,从而获得整形器优化设计方案。基于上述方法可实现由目标温度场反求设计出光场分布。研究表明,采用数值模拟方法进行研究,可大幅度缩短整形器设计周期、降低设计费用,并起到虚拟实验的作用,从而提高了热负荷实验的可控性和可预见性。     

雷达抗干扰中随机数产生技术分析研究

随机频率捷变和脉冲重复周期随机抖动可以使雷达具有较强的抗侦察、抗干扰能力。某型雷达具有伪随机频率捷变和脉冲周期参差捷变功能。本文分析了在该雷达上实现随机频率捷变和脉冲重复周期随机抖动的技术途径和可行性。     

基于FPGA的PRBS伪随机序列的实现与研究

首先描述了伪随机序列的原理特性和生成方法，然后分析应用FPGA来实现伪随机序列的原理，并且详细讲述PRBs数据流的产生和检测的实现方法，利用FPGA器件的特殊结构，非常有效地节约了逻辑资源。然后利用仿真软件对设计进行了实现和验证。对于如何检测伪随机序列，提出两种不同的检测方法，做出比较并分析其利弊，最后指出伪随机序列的使用范畴。     

基于零阶统计量的韧性归一化自适应时间延迟估计

依据零阶统计量理论,给出对数矩过程、对数宽平稳及对数各态遍历的定义,提出一种韧性的归一化自适应时间延迟估计方法(简称NZOSTDE).该算法用FIR滤波器对两个含有脉冲噪声的观测信号建模,利用不存在有限方差的脉冲信号经过对数变换后其各阶矩的存在性和几何功率的概念,在对数域基于最小均方误差(LMS)准则归一化自适应得到FIR滤波器的系数,该系数最大值对应的序号就是时间延迟的估计值.本文提出的新算法克服了基于分数低阶统计量(FLOS)算法的局限性.计算机仿真实验表明,NZOSTDE算法在强脉冲噪声环境下比归一化最小平均P范数时间延迟估计方法(简称NLMPTDE)算法更具有韧性.     

铁电存储器制备中关键工艺的改进

传统铁电存储器制备工艺中,存在着Ｐｔ／Ｔｉ下电极刻蚀难、制作的铁电薄 貌不好和上电极容易起壳等问题。文章对铁电存储器制备中的一些关键工艺进行改进,降低了工艺复杂性,解决了上述问题。     

红外焦平面器件开窗寻址电路的设计

基于可综合风格的Verilog HDL技术,采取控制单元与数据通道分离的设计结构,对320×256红外焦平面阵列的开窗寻址电路进行RTL级建模,设计了具有对红外焦平面阵列任意开窗寻址功能和读出顺序可上下左右翻转功能的寻址电路。并在Cadence NC Verilog环境下进行编译与仿真,仿真结果表明整个设计能够实现预期寻址功能,满足IRFPA读出多样化的需求。     

RFID标签芯片验证平台

RFID(Radio Frequency Identification)标签芯片命令及其帧格式多样,增加了验证的复杂性,而且验证充分性难以得到保障.为了能够高效地验证RFID标签芯片以及解决验证充分性的问题,提出了一种基于覆盖率和受约束的随机激励的面向对象的功能验证平台设计方法.验证平台不仅能对单条命令进行验证,也能对特定的和随机的命令流进行验证,并自动检查验证结果.实践表明,该验证平台大大提高了验证生产率,保证了流片后芯片功能的正确性.     

Compiler compatible 5.66 Mb/mm2 8T 1R1W register file in 14 nm FinFET technology

1-read/1-write (1R1W) register file (RF) is a popular memory configuration in modern feature rich SoCs requiring significant amount of embedded memory. A memory compiler is constructed using the 8T RF bitcell spanning a range of instances from 32 b to 72 Kb. An 8T low-leakage bitcell of 0.106 μm² is used in a 14 nm FinFET technology with a 70 nm contacted gate pitch for high-density (HD) two-port (TP) RF memory compiler which achieves 5.66 Mb/mm² array density for a 72 Kb array which is the highest reported density in 14 nm FinFET technology. The density improvement is achieved by using techniques such as leaf-cell optimization (eliminating transistors), better architectural planning, top level connectivity through leaf-cell abutment and minimizing the number of unique leaf-cells. These techniques are fully compatible with memory compiler usage over the required span. Leakage power is minimized by using power-switches without degrading the density mentioned above. Self-induced supply voltage collapse technique is applied for write and a four stack static keeper is used for read Vmin improvement. Fabricated test chips using 14 nm process have demonstrated 2.33 GHz performance at 1.1 V/25 °C operation. Overall V_min of 550 mV is achieved with this design at 25 °C. The inbuilt power-switch improves leakage power by 12x in simulation. Approximately 8% die area of a leading 14 nm SoC in commercialization is occupied by these compiled RF instances.