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112.
Power devices with high capability have been developed. 8‐kV/3.5‐kA‐class light‐triggered thyristors have the highest capability among power devices. These devices are used in the Kii Channel HVDC transmission system in Japan. In this paper, we report the extracted problems of conventional testing methods of 8‐kV/3.5‐kA‐class light‐triggered thyristors among manufacturers, and the proposed unified testing methods on the basis of element characteristics and operating conditions in the Kii Channel HVDC system. Furthermore, we propose a figure of merit for power devices for the practical use, and try to extract elements used at the Kii Channel HVDC system with small margins and low withstand capabilities. © 2002 Wiley Periodicals, Inc. Electr Eng Jpn, 140(3): 61–70, 2002; Published online in Wiley InterScience ( www.interscience.wiley.com ). DOI 10.1002/eej.10024 相似文献
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小型密闭压力容器测试(MCPVT)法是安全工程领域中近几年发展起来的、评价有机过氧化物及自反应物质受热分解反应激烈程度的新方法。pmax是MCPVT方法中用来表征自反应物质受热分解反应激烈程度的物理量之一。文中通过大量实验,研究了样品容器容积V、升温速率R及样品质量M对pmax重复性误差的影响,研究了一系列典型的有机过氧化物和自反应物质在标准实验条件下pmax重复性误差。结果表明,小型密闭压力容器测试系统重复性好,测试结果可靠,从而为MCPVT法最终成为国际上评价自反应物质受热分解反应激烈程度标准方法奠定了基础。 相似文献
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115.
正交曲线坐标下三维代数应力通量模型 总被引:7,自引:1,他引:6
针对弯曲及不规则明渠的水动力及物质输运特性,本文建立了曲线坐标系下的三维代数应力通量数学模型,对平面上弯曲及不规则复杂边界情形,采用Poisson方程进行正交曲线坐标变换,各向异性的湍流代数应力通量模型被引用于本文的模拟计算中,以体现复杂边界条件引起的水动力及物质输运特性的变化。通过180度强弯曲明渠水槽及贵溪电厂不规则边界河段物理模型试验两个实例计算表明,实测值与计算吻合良好,效果令人满意。 相似文献
116.
117.
拟动力实验中的数值积分方法 总被引:1,自引:0,他引:1
邱法维 《哈尔滨建筑大学学报》1994,(3)
拟动力实验方法是目前最新的抗震实验方法,它克服了振动台实验中承载力不足、拟静力实验中无法真实模拟地震过程的缺点.本文详细论述了拟动力实验中的数值积分方法,其中包括:显式方法,隐式方法以及采用于结构技术时所需的特殊教值积分方法,并对这些方法的适用范围作了介绍. 相似文献
118.
低渗透油藏生产井关井测压时间的计算与应用 总被引:4,自引:4,他引:0
低渗透油藏的生产井压裂后,在单井试油试采过程中,压力恢复测试关井时间不同,其中有些井压力恢复曲线不能出现边界反应段,渗流不能反映地层中真实流动特征。针对这种情况,基于长庆绥靖油田塞39井区长:低渗透油藏大量试井和实际生产资料,利用现代试井解释理论,研究合理关井时间的界限及其计算方法。结果表明,当油井关井测压时间达到3倍地层径向流开始出现的时间后,利用此时的压力数据解释地层参数和地层压力,其结果的误差小于5%,同时能较准确地判断边界类型。计算的理论曲线和霍纳法解释值非常接近,对于塞39井区,若预先知道某生产井地层有效渗透率值,可从理论曲线查出压力恢复试井的关井时间,否则,建议按照该井区地层有效渗透率(大约在6mD左右),将不稳定试井测试时间控制在25d以上为宜。图4表3参14 相似文献
119.
When a circuit is tested using random or pseudorandom patterns, it is essential to determine the amount of time (test length) required to test it adequately. We present a methodology for predicting different statistics of random pattern test length. While earlier methods allowed estimation only of upper bounds of test length and only for exhaustive fault coverage, the technique presented here is capable of providing estimates of all statistics of interest (including expected value and variance) for all coverage specifications.Our methodology is based on sampling models developed for fault coverage estimation [1]. Test length is viewed as awaiting time on fault coverage. Based on this relation we derive the distribution of test length as a function of fault coverage. Methods of approximating expected value and variance of test length are presented. Accuracy of these approximations can be controlled by the user. A practical technique for predicting expected test length is developed. This technique is based on clustering faults into equal detectability subsets. A simple and effective algorithm for fault clustering is also presented. The sampling model is applied to each cluster independently and the results are then aggregated to yield test lengths for the whole circuit. Results of experiments with several circuits (both ISCAS '85 benchmarks and other practical circuits) are also provided.This work was done while the author was with the Department of Electrical Engineering, Southern Illinois University, Carbondale, IL 62901. 相似文献
120.
Energy minimization and design for testability 总被引:6,自引:0,他引:6
Srimat T. Chakradhar Vishwani D. Agrawal Michael L. Bushnell 《Journal of Electronic Testing》1994,5(1):57-66
The problem of fault detection in general combinational circuits is NP-complete. The only previous result on identifying easily testable circuits is due to Fujiwara who gave a polynomial time algorithm for detecting any single stuck fault inK-bounded circuits. Such circuits may only contain logic blocks with no more thanK input lines and the blocks are so connected that there is no reconvergent fanout among them. We introduce a new class of combinational circuits called the (k, K)-circuits and present a polynomial time algorithm to detect any single or multiple stuck fault in such circuits. We represent the circuit as an undirected graphG with a vertex for each gate and an edge between a pair of vertices whenever the corresponding gates have a connection. For a (k, K)-circuit,G is a subgraph of ak-tree, which, by definition, cannot have a clique of size greater thank+1. Basically, this is a restriction on gate interconnections rather than on the function of gates comprising the circuit. The (k, K)-circuits are a generalization of Fujiwara'sK-bounded circuits. Using the bidirectional neural network model of the circuit and the energy function minimization formulation of the fault detection problem, we present a test generation algorithm for single and multiple faults in (k, K)-circuits. This polynomial time aggorithm minimizes the energy function by recursively eliminating the variables. 相似文献