高性能通用浮点数字信号处理器BWDSP1000

技术开发单位 中国电子科技集团公司第三十八研究所 技术简介 该研究所在“十一五”时期“核心电子器件、高端通用芯片及基础软件产品”最大专项项目的支持下,研制出了高性能通用浮点数字信号处理器——BWDSP100。该处理器采用55nm制作工艺,从指令集、体系结构到软／硬件开发环境完全实现了自主研制。该产品为《军用技术转民用推广目录（20l2年度）》中微电子与电子信息领域的推广项目。     

一种快速浮点乘法单元的设计与实现

以自主设计的图形处理单元(Graphic Processing Unit,GPU)所需求的浮点乘法处理能力为目标,设计并实现了6级全流水线的单精度浮点乘法器,其部分积生成采用修正的Booth编码算法,部分积压缩采用4-2和3-2混合Wallace树结构。使用Synopsys的VCS完成待测设计的功能验证,使用Design Complier工具在0.13um工艺库下实现设计综合,可以达到2.7Gflops的处理速度,符合图形处理器的要求。     

FSA乘法器的设计与实现

鉴于有限状态机对于具有逻辑顺序和时序规律的事件能有清晰的描述,对传统乘法器设计进行改进。提出一种快速、低功耗的FSA乘法器设计。该设计使用VHDL语言进行实现,并在QuartusⅡ上通过了仿真。仿真结果表明基于状态机的与基于逻辑电路的设计相比,在运算过程中产生的功耗以及运算速度上有较大的改善。     

基于FPGA的高速浮点FFT的实现研究

研究了利用FPGA实现浮点FFT的技术,提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案,结合数据缓冲和并行处理技术,讨论了蝶形运算单元的工作机制。浮点乘法器采用并行Booth编码和3级Wallace压缩树的结构,浮点加法器中采用独立的定点加法器和减法器,使运算得以高速进行。RAM读/写时序和运算参数都可利用寄存器设置。本设计已在Cyclone-Ⅱ系列芯片EP2C8Q208中实现,200MHz主频下,采用外部RAM,完成1024点复数FFT只需750μs。     

基于VHDL的MBA-WT乘法器设计

分析了设计高速乘法器所用的算法,并且基于VHDL硬件描述语言设计出了一个16位MBA-WT乘法器.该乘法器采用了改进Booth算法,可使部分积的个数减少1/2;也采用Wallace树型结构的加法器,完成N个部分积需要O(logN)次加法时间;再使用超前进位加法器得到最后乘积来进一步提高电路的运算速度.整个设计用VHDL语言实现并由Modelsim以及Synplify仿真验证.     

一种新颖的乘法器核内建自测试设计方法

提出一种新颖的乘法器核内建自测试（BIST）方法。结合C可测性与伪随机测试的优点。所设计的测试电路的附加面积比传统的伪随机电路要低56％，该方法采用独特的赋值方法。生成精简的、故障覆盖率高于99％的测试图形，并用开发的软件对测试图形排序和压缩，平均跳变密度和宽度得以大大减少．基于上述研究成果，可容易实现低成本BIST电路，基于Synopsys相关工具软件的模拟和分析结果表明，提出的BIST电路在面积、功耗和速度等方面均优于现有的BIST设计。     

基于CPLD的混合逻辑乘法器的设计

本文介绍了混合逻辑乘法器的设计实例,采用Altera公司的MAX7000AE系列的芯片及MAX+PLUSII开发系统实现,并给出VHDL的源程序及时序仿真波形。     

准同步谐波分析的DSP实现

介绍一种DSP准同步谐波分析系统。系统硬件选用主从式双处理器结构,主处理器(单片机)负责人机交互及DSP的Bootloader等,从处理器(DSP芯片)专门负责数据处理;软件采用定点机浮点化运算,自定义浮点类型简化运算,提高运算速度和有效位数,系统在谐波分析中利用准同步算法,提高非正弦周期信号非同步采样情况下电网参数运算的准确度。系统成功应用于光电式高压计量装置,通过仿真试验,基波准确度优于0.1%,11次以下的谐波准确度优于2%。具有良好的实用价值和拓展性能。     

快速浮点加法器的FPGA实现

讨论了3种常用的浮点加法算法，并在VirtexⅡ系列FPGA上实现了LOP算法。实验结果表明在FPGA上可以实现快速浮点加法器，最高速度可达152MHz，资源占用也在合理的范围内。     

一种宽动态范围高速数据采集系统的设计

船用动调陀螺仪捷联惯性系统中，需要对陀螺仪力反馈回路中的宽动态范围电流信号进行精确，实时的测量，详细介绍了一种采用串行ADC线路的大动态范围高速数据采集系统。该系统动态范围优于138dB，采样频率可达75ksps，较好地解决了动调陀螺仪的信号采集问题。