基于H.264的时间可分级编码结构的研究

阐述了基于H.264/AVC的时间可分级编码结构,等级B图像编码和运动补偿时间滤波(Motion-compensated Temporal Filtering,MCTF)技术,从编码效率和信噪比可分级两个方面对这两种技术进行了实验仿真,并从多个方面进行了对比和理论分析.     

基于可配置处理器的H.264解码芯片的选型

首先分析了可配置CPU的技术特点,然后介绍了市场上的两种可配置CPU的特性.通过对H.264标准的深入分析,最终选择了一种利用多个可配置CPU来实现H.264解码器芯片的设计方案.     

H.264/AVC帧内4×4块预测模式判别的改进算法

H.264提供了4×4的亮度块帧内预测,其共有9种预测模式.在判断其预测模式中要求4×4块的每种预测模式都要判断,因此计算复杂度很高.有效减少4×4块预测模式的判断次数,在实时视频编码过程中很有价值.基于此,提出了一种帧内4×4块预测模式判断提前退出的优化算法,并对其进行了试验,得到了很好的效果.     

H.264帧间模式快速判决

H.264标准采用率失真优化(RDO)技术提高了编码效率,但这是以较高的计算复杂度为代价的.提出一种快速模式判决算法,利用早期的SKIP模式判决以及运动代价来减少待选的模式.实验表明,该算法比起H.264标准显著提高了编码效率,而视频质量并没有太大的损失.     

H.264/AVC视频编码变换量化核的硬件设计

基于H.264/AVC视频编码标准,完成了编码模块中的4×4整数变换量化核的分析和硬件实现的优化设计。通过三种优化设计处理后,在硬件开销改变不大的情况下,使4×4整数变换量化核的最高工作频率相比优化前的30.7MHz提高了82%,达到55.8MHz,为H.264/AVC视频编码标准的硬件实现提供了参考。     

基于FPGA的H.264/AVC视频解码系统验证平台的设计

FPGA验证已成为系统设计中的重要验证手段之一。详细介绍了基于FPGA的验证平台的硬件组成、工作过程及其设计过程中应该注意的问题。该验证平台主要用于对H.264/AVC解码系统进行硬件模块的验证,从而为整个视频解码系统的开发提供可靠的依据。     

AVC/H.264标准中高效运动估计硬件结构设计

为解决视频编码标准AVC/H.264中运动估计高计算复杂度问题,提出了一个高效运动估计硬件实现结构.该结构能够实现多尺寸块运动估计处理,并且具有高流水效率和高性价比的特点.结构灵活性强,通过改变PE单元和加法树的流水级数能够达到面积和计算能力的折中.实验表明,该结构在搜索窗为65×65时,针对图像尺寸为720×576的视频,每秒最高可以编码48幅图像.     

基于TMS320DM642的嵌入式网络视频服务器的实现

针对构建高可靠性的多媒体数字视频监控系统,设计了运行于DM642上的基于H．264编码标准的嵌入式网络视频服务器。介绍了DM642定点DSP芯片的结构特点,详细阐述了视频服务器的硬件结构、软件设计以及视频数据网络传输与处理等主要技术。同时从网络带宽和实时编码的角度出发,结合DM642的结构和专用操作指令,提出了核心编码算法和软件程序的优化方案。实验结果表明,该方案对视频图像的压缩编码效果良好,并且满足监控系统视频图像的实时性需求。     

一种基于H.264与近邻预测的无损视频压缩H.264-LS

提出了一种无损视频压缩方案H.264-LS。该方案为适应无损压缩的需要,根据运动补偿后残差系数的特点,使用了一种二维近邻预测技术以取代H.264原有的变换。实验测试结果表明,该算法的整体表现要优于现有的一些无损视频压缩方案,特别是对于运动量大的视频序列优越性很突出。     

基于MMX技术的H.264编码器的研究与实现

分析甚低码率视频压缩标准H.264的算法特点,基于H.264软件编码器,根据MMX技术的特点、数据结构和使用方法,用支持单指令多数据SIMD的MMX技术优化H.264的算法模块.重点讨论最耗时的DCT、IDCT、IT、IIT、帧间预测、帧内预测的运动估计、补偿模块的MMX实现算法.实验结果表明：优化后的编码器的处理速度提高到原来的1.3倍,有一定的实用价值.