高动态短时突发通信系统数字锁相环设计

根据实际应用背景给出了一种数字锁相环参数设计方法，并对其捕获性能进行了分析，然后在具体系统中综合考虑载波同步、符号同步与帧同步对本数字锁相环的影响，并以“通过率”来评价其性能。实践表明，该数字锁相环在低信噪比下仍具有良好性能。     

USB设备控制器的硬件实现与研究

在研究通用串行总线(USB)协议的基础上，建立了数据采样的数学模型，并基于该数学模型提出了数字锁相环的一种简单可靠的实现方法。在给定的USB主机和设备周期差异范围内，该USB设备能够正确传输。在保证带宽利用率的基础上，设计了缓冲区的实现方案，并将该USB设备控制器应用在基于龙芯的SoC芯片上，用FPGA进行了验证。     

最坏情况下X3SAT最大海明距离问题最小上界

X3SAT最大海明距离问题是指对于一个X3SAT问题实例,寻找该问题的任意两组可满足赋值之间的最大海明距离。提出了一个基于DPLL的精确算法HMX来求解X3SAT最大海明距离问题,根据公式中某个变量在两组真值赋值中的不同取值进行分支。给出了多种化简规则,这些规则很好地提高了算法的时间效率。证明了该算法可以将X3SAT最大海明距离问题的最小上界由目前最好的O(1.7107n)缩小到O(1.6760n),其中n为公式中变量的数目。     

基于FPGA的线性可变码位控制全数字锁相环的设计与仿真

线性可变码位控制全数字锁相环（LVBC－DPLL）具有环路捕捉时间快的特点，该文介绍了以EDA技术作为开发手段的LVBC－DPLL的设计与实现，并分析了系统的稳态性能及仿真结果。     

数字中频相干解调数字锁相环设计和FPGA实现

数字中频相干解调器是基于软件无线电技术的数字中频接收机的首要部件,而其中的数字锁相环又是数字中频相干解调器的核心。数字锁相环是1个非线性系统,为了避开非线性分析的困难,本文利用数字锁相环与模拟锁相环在跟踪和捕获规律准等效的条件,阐述了一种实用有效的数字锁相环设计方法。该方法基于数字环z域模型与对应的模拟环s域模型的参数关联性,首先按设计要求,设计模拟环的模型参数,然后通过模拟环与数字环模型参数间的函数关系得到数字环的模型参数。仿真实验与FPGA实现表明,利用该方法设计实现的数字锁相环工作正常、稳定,主要技术指标与理论分析相符合。     

DPLL在高频逆变电源中的分析与设计

采用基于DSP的数字锁相环(DPLL)对高频逆变电源输出频率的实时控制,可实现逆变器工作频率对负载谐振频率的同步跟踪,确保逆变器开关器件工作在零电压电流软开关(ZVZCS)状态,显著减小功率器件的开关损耗和提高装置效率。在给出DPLL控制的逆变电源拓扑结构基础上,推出了适用于高频逆变电源的锁相环数学模型,在Z域中对二阶数字锁相环进行了稳定性分析和动态设计。在对锁相环Z域传递函数分析的基础上,得出二阶数字锁相环的稳定条件,并用MATLAB对其进行了仿真分析及实验验证。仿真和实验结果表明在Z域中对基于DSP的二阶数字锁相环的动态分析和设计是合理可行的,用此方法设计的电源具有良好的动态响应和抗扰性能。     

电子式电流互感器暂态传变延时测试技术研究

从继电保护应用的角度关注了电子式电流互感器暂态下的传变延时问题,阐述了暂态延时与稳态延时的差异性以及在工程中测试的必要性。提出了一种基于高精度高带宽模拟采样和数字量接收精确时标标定的测试方案,采用数字相位锁定器(DPLL)消除数字量时序抖动,利用突变量检测确定初始时刻,再结合相位提取进行时差补偿修正,很好地消除了测试中的各个误差因素。通过开发的测试系统在工程中的应用,证明了所提方案的可行性。     

具有锁频/锁频-锁相两种工作模式的CMOS数字锁相环

提出了一种新型的数字锁相环（DPLL），它具有锁频（FL）和锁频-锁相（FPL）两种工作模式，在FL和FPL两种工作模式下分别可以获得较低的频率抖动和相位噪声。并采用自校准技术，具有快速锁定，低抖动，工作频率范围宽的优点。     

基于FPGA的数字锁相环设计

在介绍数字锁相环基本原理的基础上,给出了一种数字锁相环位同步提取电路设计方法,并通过设计仿真,验证了设计的正确性。