FPGA实现MPSK解调

阐述了一种实现MPSK数字解调的设计方案,结合FPGA的特点对锁相环实现载波同步、位同步等各部分进行了详细介绍,整个部分可通过配置参数解调不同的调制信号,具有很强的通用性,对工程设计有一定的参考价值。     

布尔不可满足子式的求解方法研究进展

解释布尔公式不可满足的原因在诸如形式化验证与电子设计自动化等众多领域中都具有非常重要的理论与应用价值.不可满足子式能够为布尔公式不可满足的原因提供精确的解释,帮助应用领域的自动化工具迅速定位错误,诊断问题失败的本质缘由.针对近年来出现的许多求解布尔不可满足子式的研究工作,根据算法的类型归类比较,对各种求解方法进行了概述评论,并简要介绍了在该领域所做的一些研究工作.最后讨论了布尔不可满足子式的求解方法目前面临的主要挑战,并对今后的研究方向进行了展望.     

Mixed H∞/H2 design of digital phase‐locked loops with polytopic‐type uncertainties

A robust H_∞ control method is applied to the design of loop filters for digital phase locked loop carrier phase tracking. The proposed method successfully copes with large S‐curve slope uncertainty and with a significant decision delay in the closed‐loop that may stem from the decoder and/or the equalizer there. The design problem is transformed into a state‐feedback control problem where phase and gain‐margins should be guaranteed in spite of the uncertainty. Of all the loop filters that achieve the required margins the one that minimizes an upper‐bound on the effect of the phase and the measurement noise signals is derived. Copyright © 2002 John Wiley & Sons, Ltd.     

扩频通信同步系统中锁相环的设计

针对扩频通信系统的载波同步,提出一套完善的数字锁相环设计方案.该方案利用新颖的可控根法完成1~3阶模拟锁相环(APLL)环路参数设计,并实现从模拟域到数字域的转换,得到的数字锁相环(DPLL)的环路参数由单边环路噪声带宽BL和采样间隔T确定.分别对各阶数字锁相环的稳定约束、各种输入条件下的相位误差瞬态响应、稳态相位误差以及存在噪声时环路的跟踪性能进行理论分析,从而得到BL与T的选取原则.实验结果证明了分析的正确性和设计的有效性.     

Design of an FPGA based DPLL with fuzzy logic controllable loop filters with application customization capability

The carrier recovery loops are important in carrier tracking approaches particularly in the presence of high dynamic stress on user receivers and noisy environment applications. The precise carrier tracking techniques are proposed in systems that are sensitive to carrier mismatches, such as terrestrial or satellite tracking systems. The fading phenomenon, phase and frequency step changes and high user dynamics are currently most important challenges in the development of robust carrier tracking systems. In this work, a novel Digital Phase Locked Loop (DPLL) is proposed using type-2 fuzzy logic controller to improve noise immunity and handling user dynamic in digital receivers with application customization capability. Due to fast and accurate decision-making by proposed fuzzy logic controller, optimal loop filter coefficients are generated for DPLL. The proposed DPLL is simulated with Xilinx System Generator Software and can be implemented on FPGA. In comparison to traditional approaches, proposed new DPLL shows better performance in response to phase step, frequency step and frequency ramp signals with acceptable settling time alongside minimum complexity in implementation and customization.     

Cordic算法在半球陀螺中的应用及实现

半球谐振陀螺仪是一种新型长寿命、高可靠和高精度固体振动陀螺仪,其谐振频率会随环境温度的改变而变化,这种变化会对陀螺的控制精度产生不利影响。在介绍半球谐振陀螺基本控制原理的基础上,提出了一种基于Cordic算法的数字锁相环(DPLL),并给出Cordic算法的原理及在现场可编程门阵列(FPGA)上的设计方法。通过Modelsim仿真软件给出了时序仿真结果,系统主时钟20 MHz,频率精度为0.004 6 Hz,相位精度为0.06°,7.2万门FPGA的资源利用率为65%。性能测试结果表明,在4.5~5kHz内,该低频数字锁相环实现了对半球陀螺频率、相位缓慢变化的精确跟踪功能。     

内嵌数字锁相环的自适应空时联合均衡器在水下高速数字通信中的应用研究

为了克服水下信道严重的时变多途干扰和衰落对水下通信的影响,提高水下通信的作用距离和可靠性,在水下高速数字通信中对内嵌数字锁相环(digital phase-locked loop,DPLL)的自适应空时DFE(判决反馈均衡器)进行了研究和分析,给出了这种自适应空时判决反馈均衡器中各种算法和参数条件下的仿真结果.并给出了采用这种自适应空时判决反馈均衡器的水下通信系统的湖水试验结果,结果表明这种均衡器是可行和有效的.     

基于PI调节的三相数字锁相环研究与实现

介绍了一种用于不间断电源的数字锁相环,基于PI调节控制,利用PI调节器输出的误差角频率与DSP定时器计数值的对应,产生定时器中断,在调节时加固定角度偏移,完成锁相。Matlab仿真证实了所用锁相环的快速响应与较高鲁棒性。基于TI公司的DSP2812的锁相环程序,通过样机测试,证实了该方法的可行性。     

基于双边沿触发计数器的低功耗全数字锁相环的设计

提出了一种低功耗、快速锁定全数字锁相环的设计方法。该文从消除因时钟信号冗余跳变而产生的无效功耗的要求出发,阐述了双边沿触发计数器的设计思想,提出了用双边沿触发计数器替代传统数字序列滤波器中的单边沿触发计数器的锁相环设计方案,以从降低时钟工作频率、减小工作电压和抑制冗余电路的开关活动性等方面降低系统的功耗;同时在环路中采用自动变模控制技术,以加快环路的锁定速度,减少相位抖动。最后采用EDA技术进行了该全数字锁相环的设计与实现,理论分析和实验结果表明其低功耗性、快速锁定性均有明显改善。     

采用数字锁相的三相四线制有源电力滤波器的设计

针对有源电力滤波器(APF)软件锁相程序复杂,同时空间矢量计算程序繁琐、计算量大,介绍了以TMS320C6747为主控芯片、PI控制的35 kVA三相四线制APF。在控制算法中,对数字锁相以及SVPWM控制模块进行了简化处理。给出了系统组成框图以及硬件参数,建立了系统数学模型,分析了电流解耦控制策略。试验结果表明,算法简化了程序、节省了处理器计算时间,且不会影响装置的谐波补偿效果。试验结果验证了控制算法的正确性。