无线电报务训练装置设计

针对以往无线电报务训练装置硬件成本要求高和码字识别率低等问题,设计了一种基于PC的无线电报务训练装置,它具有发报和收报训练功能,对码字识别效率较高。同时,在码字识别算法上,采用了快速傅里叶变换(FFT)算法对装置进行频域识别,有效提高了抗干扰性。分别采用最大类间方差法和机器学习法,有效提高了码字识别的适应能力和准确性。     

低轨卫星直扩通信系统快速码捕获算法的设计

直接序列扩频用于低轨卫星通信可以解决抗敌意干扰问题,但多普勒频移下码捕获是需要解决的关键技术。基于离散时间信号处理分析了多普勒频差对码捕获性能的影响,给出部分匹配滤波器与FFT结合的码捕获算法原理。针对大频差、长地址码直扩系统的快速码捕获问题,提出了一种二次部分匹配滤波器与FFT结合算法的实现方案,在考虑捕获性能与实现复杂度之间的折衷上,具有很强的灵活性。     

雷达信号处理中动目标检测的研究

动目标检测（MTD,Moving target detection）是现代雷达系统重要的信号频域处理技术。文中利用MATLAB软件作为模拟仿真平台,以快速傅里叶变换（FFT,Fast Fourier Transform）以及有限冲激响应滤波器（FIR,Finite Impulse Response Filter）两种方法实现了MTD处理。仿真结果表明,对两种处理方法中各个滤波器进行加权处理,并结合利用目前较为成熟的数字信号处理技术,可提高MTD系统性能。MTD可为雷达系统建模仿真以及雷达信号处理技术的研究提供有力的支持。     

基于802.11a的FFT/IFFT处理器设计

设计了一种应用于802.11a的64点FFT/IFFT处理器.采用单蝶形4路并行结构,提出了4路并行无冲突地址产生方法,有效地提高了吞吐率,完成64点FFT/IFFT运算只需63个时钟周期.提出的RAM双乒乓结构实现了对输入和输出均为连续数据流的缓存处理.不仅能实现64点FFT和IFFT,而且位宽可以根据系统任意配置.为了提高数据运算的精度,设计采用了块浮点算法,实现了精度与资源的折中.16位位宽时,在HJTC 0.18μmCMOS工艺下综合,内核面积为:0.626 7 mm2,芯片面积为:1.35 mm×1.27 mm,最高工作频率可达300 MHz,功耗为126.17 mW.     

基于RCSIMD的8192点FFT并行算法研究

文中提出了一种基于RCSIMD体系结构的8192点FFT的并行算法.该并行算法将8192数据分成连续64块,每块128个连续数据(存储在可重构处理元的局部存储器),采用RCSIMD可重构处理阵列完成块倒位序变换,块内只进行逻辑上的倒位序变换(倒位序过程隐含在配置数据中).这种数据存储和倒位序处理方法可以充分利用处理阵列通信网络和处理单元的能力.     

FFT在TMS320C54x定点DSP中的高效实现方法

介绍了实FFT的快速高效的原理及实现方法，适用于所有基于TMS320C54 x定点DSP的实FFT的运算。     

基于ADSP-21160的雷达脉冲压缩并行处理机的设计

本文采用以多片通用DSP芯片ADSP-21160为核心建立并行处理机平台,通过多片并行FFT和IFFT运算,高效实现了频域数字脉冲压缩处理。在并行算法研究的基础上,设计并优化了一个高并行效率的雷达信号数字脉冲压缩系统,得出了相应的实验结果。     

运用遗传算法结合FFT进行多单元失效阵列校准

提出了利用遗传算法（GA）结合快速傅立叶变换（FFT）方法来进行阵列失效的校准,通过引入傅立叶变换的变换域和角域的映射,在变换域中利用FFT计算个体阵列的阵因子,减少了GA评估个体的时间,从而大大提高了失效校准的速度。以一个-35分贝副瓣电平的32单元阵列为例,校准一单元失效和二单元失效的时间都减少了至少一个数量级,算法也可应用于两个以上单元失效的情况。     

浮点FFT的VHDL实现

随着集成电路技术的发展,电子设计自动化逐渐成为重要的设计手段,已经广泛应用于数字电路和数字信号处理系统等许多领域.文中介绍了基于VHDL语言设计的浮点FFT,本设计采用基2算法,单精度32位二进制的浮点形式,主控制器采用状态机建模.整个设计利用Xilinx公司提供的先进的ISE 5.3系列软件,采用了先进的结构化设计思想.总设计通过了Modelsim仿真与验证,二十多个模块的代码覆盖率达到100%.实践结果表明,应用VHDL实现的FFT处理器可快速完成浮点数据快速傅式变换,代码覆盖率也表明系统的测试工作比较完备.该系统可扩展到16点,32点的浮点FFT运算.     

OFDM系统中高速FFT处理器的FPGA实现

针对OFDM系统中FFT处理器的设计要求,选择并具体分析FFT基4-DIF算法流程,并利用现场可编程设计开发了高速FFT信号处理器。本设计采用Verilog HDL语言进行描述,并通过了仿真和验证。