MPEG-4 AAC解码器在NIOS II平台上的实现和优化

给出了MEPG-4AAC实时解码器在NIOSII平台的实现方案,介绍了MPEG-4AAC-LC解码算法及各关键模块优化算法。在完成实时解码要求下,结合NIOSII平台特性,对解码器在软件代码与处理器上进行优化。实验结果表明CPU时钟为80MHz时能达到实时解码要求。     

基于NIOS的SCSI应用系统设计

介绍一种基于可编程片上系统和处理器软核技术的SCSI应用系统的设计方案,其应用系统控制核心选用了基于NIOS软核的微处理器,将SCSI控制单元的外部主机处理器,DMA数据通道控制和数据缓存控制逻辑等集成在1片FPGA上实现,在能充分利用逻辑器件资源的同时,使得设计更紧凑、灵活、高速和可靠。     

SOPC设计中的用户自定义逻辑

SOPC是Altera公司提出的一种灵活、高效的片上系统设计方案,它可以有选择地将处理器、存储器、I／O等系统设计需要的组件集成到一个PLD器件上。但是为了构建一个高效的片上系统,用户需要面向应用的IP组件。IP组件可以由供应商提供,或者是用户自定义。在SOPC设计中可方便地加入用户自定义逻辑,而用户自定义逻辑具有灵活性、紧耦合性、高效率、低功耗等特性,使SOPC设计的优越性得以充分体现。该文简要介绍了SOPC设计架构,然后通过一个实例,详细介绍了SOPC设计中用户自定义逻辑的实现方法和效果。     

基于FPGA的导航雷达接口板的开发与应用

近年来FPGA（现场可编程门阵列）已成为高性能数字信号处理系统中的关键部件。介绍了以FPGA为核心控制和处理芯片的导航雷达接口板，实现对雷达方位、触发和视频信号的预处理。利用FPGA上的NIOS软核与显控计算的串口通信，显控计算机实现对该系统的控制及状态监控，而叙述了抗同频异步干扰的关键技术。     

用于NIOS II嵌入式处理器系统的鼠标控制器设计

Altera公司推出的NIOS II嵌入式处理器系统已经成为嵌入式设计的一个重要方向,但目前它的SOPCbuilder系统开发工具中并没有提供PS/2键盘和鼠标的IP核。为了适应部分嵌入式系统中要求用户操作方便的需要,本文详细介绍了一个用于NIOS II处理器系统的鼠标控制器的设计。本文依据Avalon从模式设备的接口规范和PS/2协议,设计了一个在NIOS II下支持标准PS/2(IBMPS/2)和微软的Intelli mouse规范的鼠标控制器。经实验验证,我们的设计有效的支持了标准PS/2(IBMPS/2)和微软的Intelli mouse模式。     

基于NIOS处理器的SOPC应用系统研究与设计

可编程片上系统设计是嵌入式系统设计技术的一个新的发展方向.本文分析了NIOS处理器的性能结构,提出了具有PCI接口电路的NIOS开发系统设计方案,并给出了基于该开发系统的软硬件设计流程,为基于FPGA的嵌入式系统设计提供了思路.     

基于SOPC的温湿度自动控制系统

论述了基于SOPC的温湿度自动控制系统的工作原理,结合SOPC灵活配置的特点,定制了硬件系统,并给出了软件设计的主要流程图。实验表明,将微处理器模块和功能模块集成到单片FPGA上,设计出的系统集成度高、稳定性好和扩展性强。     

SOPC技术在低温目标微弱信号采集器中的应用

本文阐述了一种新颖的基于SOPC技术低温目标微弱信号采集器的开发设计,该方案将系统的多个功能模块集成在一款Altera公司推出的低成本、高密度、具有嵌入式NIOS软核CPU的Cyclone系列的现场可编程阵列(FPGA)上,大大提高了系统设计的灵活性、信号采集的可靠性和读取数据的速率.详细论述了基于NIOS信号采集器的软硬件实现,并重点描述了Avalon从外设的定制.     

An FPGA implementation of HW/SW codesign architecture for H.263 video coding

In this paper, we present an efficient HW/SW codesign architecture for H.263 video encoder and its FPGA implementation. Each module of the encoder is investigated to find which approach between HW and SW is better to achieve real-time processing speed as well as flexibility. The hardware portions include the Discrete Cosine Transform (DCT), inverse DCT (IDCT), quantization (Q) and inverse quantization (IQ). Remaining parts were realized in software executed by the NIOS II softcore processor. This paper also introduces efficient design methods for HW and SW modules. In hardware, an efficient architecture for the 2-D DCT/IDCT is suggested to reduce the chip size. A NIOS II Custom instruction logic is used to implement Q/IQ. Software optimization technique is also explored by using the fast block-matching algorithm for motion estimation (ME). The whole design is described in VHDL language, verified in simulations and implemented in Stratix II EP2S60 FPGA. Finally, the encoder has been tested on the Altera NIOS II development board and can work up to 120 MHz. Implementation results show that when HW/SW codesign is used, a 15.8-16.5 times improvement in coding speed is obtained compared to the software based solution.     

基于NIOS II的嵌入式网络接口设计

阐述了基于N IOS II软核处理器和以太网控制芯片RTL 8019A S的网络接口设计。简要介绍了基于FPGA的SOPC(System On P rogramm ab le Ch ip,简称可编程片上系统)技术,给出了网络接口的软硬件的设计和实现。此设计增强了系统的灵活性,并且结构简单适应于不同应用领域对接入网络的需求。