一种监控多核处理器系统核状态的方法

本文主要针对目前多核处理器中核状态难以监控这一问题,分别从硬件和软件角度给出了解决方案,并通过具体的实现方法和试验说明了使用软件方法解决此问题的优越性。     

基于可变步长的访存延迟测量模型的研究与实现

评测访存延迟对于优化应用访存模式和数据放置有重要的指导意义,然而数据Cache、多线程、数据预取等技术却严重干扰了访存延迟测量的精度。设计并实现了基于可变步长的访存延迟测量模型,在一块空间内根据用户指定的步长创建访问序列环,循环访问这个序列得出平均时间,即为访存延迟。最后对Intel的通用处理器和飞腾处理器在不同数据大小、步长、线程数等情况下的访存延迟进行了测量比较,该模型能够显示存储层次并精确显示测量延迟。     

基于仿控一体化系统的PCS实时控制研究

介绍基于数字DSP2812的PCS主电路原理和控制方法,并由该电路拓扑结构建立数学方程式与仿真的统一模型,使用MATLAB中的Embedded Coder工具箱,对该系统进行实时仿真和直接生成控制代码,进而实现PCS测控算法和动态过程的仿真与控制一体化设计.     

星载电子设备散热凸台设计与返修方法

针对星载电子设备热设计中导热垫选型困难和散热凸台设计复杂的现状,文中以某星载数据处理器为例提出了一种高效的散热凸台设计及返修方法。通过分析导热垫厚度与接触热阻的关系以及导热垫压缩量与接触压力的关系,确定了导热垫的选型和散热凸台的结构设计方案。通过热仿真分析,证明了该方案在热设计上的合理性。经过导热垫试装及工装检验,验证了设备180余处散热凸台二次返修后安装0.5 mm厚GapPad3000S30型导热垫的匹配性,证明了该散热凸台设计及返修方法的合理性和高效性。该方法在研制热耗较大、散热器件较多的星载电子设备中具有很高的工程实用价值。     

超标量处理器乱序提交机制的研究与设计

针对超标量处理器中长周期执行指令延迟退休及持续译码导致的重排序缓存（ROB）阻塞问题,提出一种指令乱序提交机制。通过设计容量可配置的多缓存指令提交结构,实现存储器操作指令和ALU类型指令的分类退休,根据超标量处理器架构及性能需求对目标缓存和存储缓存容量进行参数化配置降低流水线阻塞风险,同时利用指令目的寄存器编码提交模式加快指令提交速率。实验结果表明,该机制提高了单次指令提交数量,基于该机制的超标量处理器相比传统基于ROB顺序提交机制的超标量处理器在减少硬件开销的情况下平均IPC指数提升46%,相比基于值预测、乱序退休和组提交的超标量处理器平均IPC指数增益为19%,综合性能更优。     

基于RISC-V处理器的卷积加速SoC系统设计

为提高卷积神经网络（CNN）的计算效率和能效,以8 bit定点数据作为输入,设计一个支持激活、批标准化以及池化等CNN网络中常见计算类型的卷积加速器,优化循环计算顺序并将其与数据复用技术相结合,以提高卷积计算的效率。基于软硬件协同设计思想,构建包含RISC-V处理器和卷积加速器的SoC系统,RISC-V处理器基于开源的指令集标准,可以根据具体的设计需求扩展指令功能。将该SoC系统部署在Xilinx ZCU102开发板上,RISC-V处理器和卷积加速器分别工作在100 MHz和300 MHz频率下,测试结果表明,该加速器的算力达到153.6 GOP/s,运行VGG16网络进行图片推理计算时加速效果较好。     

基于重用信息的非易失性缓存动态旁路策略

非易失性存储器具有能耗低、可扩展性强和存储密度大等优势,可替代传统静态随机存取存储器作为片上缓存,但其写操作的能耗及延迟较高,在大规模应用前需优化写性能。提出一种基于缓存块重用信息的动态旁路策略,用于优化非易失性存储器的缓存性能。分析测试程序访问最后一级缓存（LLC）时的重用特征,根据缓存块的重用信息动态预测相应的写操作是否绕过非易失性缓存,利用预测表进行旁路操作完成LLC缺失时的填充,同时采用动态路径选择进行上级缓存写回操作,通过监控模块为旁路的缓存块选择合适的上级缓存,并将重用计数较高的缓存块填充其中以减少LLC写操作次数。实验结果表明,与未采用旁路策略的缓存设计相比,该策略使4核处理器中所有SPLASH-2程序的运行时间平均减少6.6%,缓存能耗平均降低22.5%,有效提高了整体缓存性能。     

基于国产处理器增量式实时交通流预测算法及实现

针对城市交通难以处理大量数据且实时性差等问题,提出了根据增量式城市交通流数据预测拥堵情况的一种基于国产处理器的L-BFGS(limited-memory BFGS)算法。该算法通过存储向量序列计算Hessian矩阵,改进Two-Loop算法求下降方向,在Spark集群中并行处理时收敛速度快,适用于实时性要求强的城市交通场景。实验结果证明,L-BFGS预测算法完全可以在国产平台上对大规模的实时交通数据流进行快速建模、预测,在改善城市交通管理水平提供有效支撑的同时也丰富了国产芯片的应用领域。     

基于RISC-V浮点指令集FPU的研究与设计

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求。将浮点处理器与一款开源处理器核蜂鸟E203集成,使用SMIC 0.18工艺库完成了逻辑综合,并在FPGA上对设计进行了测试。结果表明,该浮点处理器的逻辑门数仅为24 200,吞吐量为150 MFLOPS,与已公开文献的设计方案相比,硬件面积分别减少7%、1.5%。综合运行频率可达100 MHz。     

多核DSP软件调试环境研究与设计

针对武器装备嵌入式系统向自主化、智能化、小型化、低功耗快速发展的趋势,介绍了装备研制对自主多核处理器及其软件调试环境的迫切需求,分析了嵌入式系统远程调试的基本原理和特点、JTAG标准和边界扫描技术。以自主同构8核数字信号处理器为目标平台,基于目标平台JTAG控制器之间的菊花链连接方式,提出了面向该目标平台的软件调试环境设计方案,讨论了USB接口仿真器软硬件设计和多线程调试代理软件设计等关键技术。实现的软件调试环境能够在调试主机上对目标平台进行指令级和源码级交叉调试,解决了目标平台缺乏配套软件调试手段的实际问题,为目标平台在武器装备上的推广应用提供了有力支撑,对其他面向多核处理器的调试环境设计具有参考价值。