基于Nios处理器的FED控制系统设计

FED是新一代真空平板显示器件,具有色彩自然逼真、响应速度快、宽视角、低功耗、矩阵选址等突出优点,应用范围广泛。FED显示控制系统是整个驱动电路的核心,随着分辨率和规模化的提高,需要高速的帧存储器和高速的接口,加速系统的运行速度,减少传输时间。主要介绍了一种采用Nios软核作为中央处理器,进行主要的计算处理、控制各种信号的FED显示控制系统。同时使用FPGA作为协处理器,把一些运算中常用到的耗用大量CPU时钟的运算以Nios软核的形式嵌入到系统中,利用动态可重构的原理实现各个软核函数的分时复用,提高了整个FED控制系统的性能。     

基于Nios II的UHF RFID读写器设计与实现

基于FPGA的数字基带系统是超高频频段射频识别读写器中的关键部分.根据EPCglobal Class 1 Gen 2标准,用Verilog语言编写了脉冲间隔编码模块和双相空号解码模块,并用C语言编写了其驱动程序,生成组件模块.组件作为Nios II嵌入系统的模块,可以重复使用.对于应用程序开发者,不用了解硬件结构就可以使用标准C 函数操作组件,使得开发简便快捷,节省了时间和成本.     

基于FPGA和NiosII的精确位移定位系统设计

本文设计一种基于FPGA和NiosII的精确位移定位系统,用于精密测量仪器的自动化控制中。利用线性可变差动变压器将微小位移量转化为电信号,经过放大、真有效值转换等电路后,用AD转换器将直流量转换为数字量,再结合FPGA和NiosII软核进行数字处理,实时显示部件位移,并通过闭环控制理论和PID算法产生PWM波驱动电机,控制部件移动到预设位置。实验测试表明,该设计能实现精确的位移定位。     

基于SOPC技术横机控制系统人机界面研制

针对电脑横机人机界面系统集成度低、抗干扰能力差等问题,提出了一种基于SOPC技术的电脑横机控制系统的人机界面研制方法。在EP4CE115 FPGA芯片上配置了NiosIICPU软核、SDRAM控制器、LCD控制器、JTAG调试模块,通过SPI接口扩展触摸屏控制器,构成了人机交互界面。软件设计部分用VerilogHDL语言编写,主要包括LCD驱动程序、触摸屏中断程序等。研究结果表明,该种电脑横机人机界面具有系统集成度高、抗干扰能力强、功耗低、灵活性强的特点。     

基于片上可编程电路系统的生产线计件系统设计

为实现生产线的产品自动准确计件,按照嵌入式NiosⅡ软核的设计思想,将NiosⅡ软核的CPU控制器作为整个计数系统的核心,实现硬件设计软件化。其主要功能集中在一片FPGA上来实现,利用SOPCBuilder,将处理器、存储器和其他外设模块连接起来,形成一个总线控制器的片上系统。系统设计灵活,免去了修改硬件电路的麻烦,从而缩短了开发周期,并增加了产品竞争力。     

基于Nios Ⅱ的辅助驾驶视频监控系统

为满足汽车辅助驾驶视频监控的应用需求,利用SOPC技术,采用Nios Ⅱ解决方案,在以单片FPGA芯片为核心的系统中,完成了包括汽车前视监控和后视监控等功能。通过μC/OS-Ⅱ嵌入式实时操作系统来调度系统初始化、前视频数据传输、视频压缩、SD卡读写、后视视频传输、字符叠加和超声测距等任务,保证了辅助驾驶的实时性要求。测试表明,该系统功能完善,满足辅助驾驶的性能要求,具有较高的应用价值。     

基于NiosⅡ的图像数据采集转发系统的设计

为实现高速图像数据的实时接收存储和有效转发,设计了一种基于NiosⅡ嵌入式处理器的图像数据采集转发系统.系统采用模块化设计思想,按功能分为3个模块:数据接收模块负责接收LVDS数据;嵌入式处理器NiosⅡ完成整个系统的数据处理和控制;数据转发模块负责PCM数据转发.经实际应用,该系统可成功地完成图像数据的接收、存储和转发功能.     

基于Nios II的弹载高速图像存储记录仪

针对传统弹载图像存储记录仪存在硬件电路体积大、系统扩展性差、数据存储速率低等问题,提出了一种基于Nios II的弹载高速图像存储器设计方案。以FPAG片上软核处理器Nios II为控制核心,采用新的双级流水线存储阵列结构实现图像数据的高速存储,通过信号接口阻抗匹配方案有效增强LVDS图像信号接收稳定性。系统能以240Mb/s的速率循环存储图像数据,具有稳定性强和微体积的优点,试验证明系统稳定可靠,能实现弹载高速图像的精准高速存储。     

基于Nios II嵌入式软核处理器的液晶显示模块接口的实现

介绍了一种基于嵌入式NiosII软核处理器实现TFT液晶显示屏接口方案,在对TMT035DNAFWU真彩液晶显示屏的时序详细分析基础上,给出了NiosII软核处理器SOPC(可编程片上系统)与液晶显示模块的硬件接口电路以及软件编写流程,并使用C语言进行设计描述。该系统体积小,数据处理速度快,保证了较好的实时性。     

面向Avalon总线的AES-128/192/256 IP核的设计与实现

以AES-128、AES-192及AES-256算法的相似性为基础,设计了一个可时分复用的AES-128/192/256IP核,并针对Avalon总线接口规范,设计了相应接口及其地址空间的映射,使该IP核能够方便的作为NiosII系统自定义组件使用。该设计以精简硬件结构为目标,与传统的以吞吐率为目标的流水线模式AES加/解密系统相比,具有消耗硬件资源小,性价比突出的优点。同时利用FPGA的片上存储模块加快读写速度,在S盒的设计上采用可重构技术,并使整个设计具有了更高的安全性、可靠性与灵活性。该IP核采用硬件描述语言Verilog设计,利用QUARTUSII8.0进行了综合和布线,最终以Altera公司的EP2C20F484C6芯片为下载目标,其时序仿真可正常运行在100MHz的时钟频率下,该IP核可广泛应用于信息安全领域。