Modelling of source‐coupled logic gates

In this paper, the modelling of CMOS SCL gates is addressed. The topology both with and without output buffer is treated, and the noise margin as well as propagation delay performance are analytically derived, using standard BSIM3v3 model parameters. The propagation delay model of a single SCL gate is based on proper linearization of the circuit and the assumption of a single‐pole behaviour. To generalize the results obtained to cascaded gates, the effect of the input rise time and the loading effect of an SCL gate are discussed. The expressions obtained are simple enough to be used for pencil‐and‐paper evaluations and are helpful from the early design phases, as they relate SCL gates performance to design and process parameters, allowing the designer to gain an intuitive understanding of performance dependence on design parameters and technology. The model has been validated by comparison with extensive simulations using a 0.35‐µm CMOS process. The model agrees well with the simulated results, since in realistic cases the difference is less than 20% both for noise margin and delay. Therefore, the model proposed can be profitably used for pencil‐and‐paper evaluations and for computer‐based timing analysis of complex SCL circuits. Copyright © 2002 John Wiley & Sons, Ltd.     

智能变电站网络交换机信息模型及映射实现

智能变电站通信网络承载着采样值和保护跳闸等重要信号,网络交换机是信息可靠传输的关键。对网络交换机进行信息建模是实施IED化管理的前提。介绍了IEC 61850通信体系架构和IED功能服务建模步骤。在分析智能变电站网络交换机功能的基础上,研究了网络交换机的信息模型,重点列举了逻辑节点零、端口管理、流量统计和告警管理的逻辑节点类模型。然后探讨了网络交换机的服务模型和通信服务映射实现方法,并展示了交换机的变电站配置描述语言（SCL）示例。最后给出了网络交换机信息建模在智能变电站的应用实例。     

Dynamic positive feedback source-coupled logic (D-PFSCL)

This paper presents dynamic positive feedback source-coupled logic (D-PFSCL) style which is derived from positive feedback source-coupled logic (PFSCL). The proposed logic style uses dynamic current source in contrast to constant current source of PFSCL to attain lower power consumption. Two techniques for D-PFSCL style-based multistage applications are suggested. Several D-PFSCL gates are simulated and compared with the respective PFSCL counterparts through SPICE simulations by using Taiwan semiconductor manufacturing company 0.18 µm CMOS technology parameters. A maximum power reduction of 84% is achieved for D-PFSCL gates. The effect of process variation on the power consumption of the D-PFSCL gates shows a maximum variation factor of 1.5 between the best and the worst cases.     

基于可编程器件的语音PCM基群同步识别器设计

分析了语音PCM基群同步脉冲识别的一般性原理。在此基础上,针对复杂可编程器件的特点提出了一种新的帧同步识别器的实现方法;并在Quartus2.1开发软件环境下,应用VHDL语言,在复杂可编程器件EPM7064SCL44-5上实现了所提出的设计,其功能已经过仿真验证。该系统将所有的硬件电路集成在一个芯片上,可以在不改变整体结构的基础上进行升级和维护。     

新型双模前置32/33分频器设计

提出了一种新颖的分频器设计方案,在高频段采用改进的CMOS源耦合逻辑(SCL)结构的主从D-Latch进行分频;在低频段采用自锁存的D触发器进行分频,从而实现高速、低功耗、低噪声双模前置32/33分频器。基于TSMC的0.18!mCMOS工艺,利用CadenceSpectre工具进行仿真。该分频器最高工作频率可达到5GHz,在27℃、电源电压为1.8V、工作频率为5GHz时,电路的功耗仅4.32mW(1.8V×2.4mA)。     

一种应用于GNSS接收机的新型低功耗高速预分频

该文设计了一款应用于全球卫星导航系统(GNSS)接收机射频芯片的基于新型源耦合锁存器结构的预分频,用于产生接收机所需要的本振信号。与传统的静态源耦合逻辑锁存器相比,新结构引入一个钟控晶体管,可实现在采样期间减小锁存器的时间常数,有效地提高了最高工作频率,并且扩展了工作频率范围。通过建立一个简单但有效的小信号模型,新结构的优点被详细阐述。实验结果显示,该预分频最高频率可达6.9 GHz,消耗电流仅为1.2 mA。该预分频在0.18 m CMOS工艺上实现,已成功应用于GNSS接收机射频芯片中。     

基于NIOS的I2C总线接口芯片AT24C16读写的实现

简要介绍了I^2C总线的基本结构和规范、I^2C总线接口芯片的基本工作原理、NIOS自带的PIO模块寄存器的读写原理和该PIO模块所使用的相应软件接口子程序，着重介绍了在NIOS上实现对12C接口芯片AT24C16读写时序的模拟和程序的编写实现。     

基于IEC61850标准中SCL的智能电子设备建模

IEC61850是国际标准组织最新颁布的变电站自动化网络通信标准,SCL是IEC61850推荐的变电站配置语言,可以清楚地描述装置的配置信息,实现不同设备的共享。文中针对目前变电站的发展趋势,介绍了符合IEC61850标准的通信模型的建立规则,并根据SCL对模型搭建的要求搭建了一个简单的模型,最后对所建模型进行了检测与验证,证实了其正确性。     

基于I2C总线的64×8Bits EEPROM芯片的设计与实现

本文主要阐述了一款基于l2C总线的64×8 Bits EEPROM芯片的设计与实现.首先介绍了l2C总线的特点及其工作原理.然后,对整个设计的框架,每个部分的功能做了说明.其中重点介绍了总线控制模块的设计与实现,并给出了该模块的主状态机.最后,对测试验证的方法,及验证结果做了介绍.     

基于MMS-Lite SCL文件解析功能的改进

本文介绍了IEC 61850中SCL文件的基本结构;分析了MMS-Lite中SCL解析的数据结构以及实现过程;针对MMS-Lite在解析中所生成的信息树形结构中缺乏IED设备及GOOSE等信息的弱点,对MMS-Lite的源代码进行改进,得到更加完整的解析信息量,有利于更全面了解变电站状态。