Mixed-Signal Circuit Classification in a Pseudo-Random Testing Scheme

Pseudo-random testing techniques for mixed-signal circuits offer several advantages compared to explicit time-domain and frequency-domain test methods, especially in a BIST structure. To fully exploit these advantages a suitable choice of the pseudo-random input parameters should be done and an investigation on the accuracy of the circuit response samples needed to reduce the risk of misclassification should be carried out. Here these issues have been addressed for a testing scheme based on the estimation of the impulse response of the device under test (DUT) by means of input-output cross-correlation. Moreover, new acceptance criteria for the DUT are suggested which solve some ambiguity problems arising if the classification of the DUT as good or bad is based on a few samples of the cross-correlation function. Examples of application of the proposed techniques to real cases are also shown in order to assess the impact of the measurement system inaccuracies on the reliability of the test.     

移动IP的关键技术

本详细描述了移动IP的工作过程，并介绍了移动IP的隧道技术和IPSec，最后对移动IP技术中存在几个热点问题进行了讨论。     

IMAGE仪器MRX站A/D板电路分析及故障排除

通过对IMAGE仪器MRX站A／D板的电路分析，利用综合测试和分析诊断程序，并借助示波器和万用表，针对不同的故障，找出A／D板产生故障的根源，切实有效地排除故障。     

电子电气设备的熔断器、断路器保护

熔断器、断路器是电子电气设备最常用的保护电器,熔断器可以实现过载、短路保护,断路器除具上述功能外,还能实行失压保护.根据线路特点和所保护的设备,采取相应的保护设施,确保用电安全.     

汽车摩擦片厚度测量装置驱动电路的研究

本文通过对摩擦片厚度在线测量装置系统构成的全面分析，对其驱动电路子系统进行了理论探索和技术研究，完成了相应的电路设计、误差分析及器件选择等工作，并进行了具体的实验验证，证明该驱动电路具有良好的性能，可圆满实现摩擦片厚度在线检测和实时分析的工作任务。     

一种基于自然数线性八叉树的优化构造算法

本文提出了一种基于自然数线性八叉树的优化构造算法。该算法以活动结点表为中间辅助结构，在图像输入过程中直接生成基于Ｎ码的八叉树叶结点．与常规构造算法相比，新提出的优化构造算法省去了Ｎ码的计算及合并过程，从而具有较高的时空效率．     

氨合成塔出口氨含量偏低原因分析及对策

阐述UHDE合成塔运行现状 ,分析氨净值达不到设计值的原因 ,提出相应的解决措施     

铝基印制电路板制造工艺研究

此文对一种进口铝基印制电路板的制造工艺流程进行了介绍,对所采用的制造工艺技术进行了较为详细的论述。     

对未来我国覆铜板业技术发展的战略与任务的探讨

对未来十年我国覆铜板业技术发展的战略与技术开发重点任务进行了探讨。     

一种高并行度的H.264帧内预测器的VLSI设计

分析了帧内预测的17种模式,对于每个4×4大小块的16个像素点的不同模式的预测公式之间的相同运算,采用数字强度缩减的方法去除计算的冗余,提出了一种高并行度的帧内预测器,可以每个时钟周期处理16个像素点的预测值。基于SMIC0.18μm工艺,用verilog对该设计进行了VLSI实现,综合后的电路的关键路径最大时延为10ns,电路规模不超过1.4万门,数据吞吐率可以达到1600Msamples/s。从实现结果来看,与采用可重构方法的设计相比,该设计在相同的并行度下减小了电路面积,简化了控制逻辑。