A single layer zero skew clock routing in X architecture

With its advantages in wirelength reduction and routing flexibility compared with conventional Manhattan routing, X architecture has been proposed and applied to modern IC design. As a critical part in high-performance integrated circuits, clock network design meets great challenges due to feature size decrease and clock frequency increase. In order to eliminate the delay and attenuation of clock signal introduced by the vias, and to make it more tolerant to process variations, in this paper, we propose an algorithm of a single layer zero skew clock routing in X architecture (called Planar-CRX). Our Planar-CRX method integrates the extended deferred-merge embedding algorithm (DME-X, which extends the DME algorithm to X architecture) with modified Ohtsuki’s line-search algorithm to minimize the total wirelength and the bends. Compared with planar clock routing in the Manhattan plane, our method achieves a reduction of 6.81% in total wirelength on average and gets the resultant clock tree with fewer bends. Experimental results also indicate that our solution can be comparable with previous non-planar zero skew clock routing algorithm. Supported in part by the National Natural Science Foundation of China (Grant No. 60876026), and the Specialized Research Fund for the Doctoral Program of Higher Education (Crant No. 200800030026)     

PLC定时计数功能在住宅小区自动控制中的应用研究

以某住宅小区的自动控制为例,利用三菱PLC的定时计数功能组成电子时钟,按预先设定的时段定时启动各控制程序,完成相应的控制功能,取得了很好的效果,对其它自动控制也有一定的借鉴作用。     

基于延迟合并嵌入的带障碍的时钟树布线算法

提出一种在带障碍情况下,基于延迟合并嵌入方法的时钟树构建算法,并在时钟树构造过程中引入了轨迹图以保证布线可以绕过障碍．该算法以已知障碍为布线约束,首先自底向上计算时钟树内部节点的可能位置,然后自顶向下确定每个节点的确切位置．实验结果表明,该算法能够正确、有效地实现有障碍存在时的时钟树布线,线长优化率超过7％．     

一种增强型PTP光纤级联精细时频同步方法

该文提出了一种增强型PTP光纤级联精细时频同步方法,该方法以PTP同步技术为基础,结合同步以太网时钟传递技术和基于数字双混频时差法的多级级联精细时钟同步技术,对PTP技术进行改进和增强,然后基于该方法,通过多级时频设备光纤级联的形式实现多节点、大跨度、网络化的时频信号传递与同步输出,并解决多级级联情况下同步精度会逐级恶化的问题,实现ns量级的系统时间同步精度,保证系统各环节在高度统一的时间尺度下进行高效同步与联动工作。通过设计、试验,验证了该方法的可行性和有效性。     

基于相空间重构与高斯过程的卫星钟差预报

提出了一种基于相空间重构与高斯过程预报卫星钟差的新方法。首先根据星载原子钟的物理特性用多项式进行拟合以提取钟差趋势项,并对拟合后的残差进行经验模态分解,作降噪处理;然后以降噪后的残差时间序列的混沌特性为基础,对其进行相空间重构;最后以重构的相空间为基础,运用高斯过程对残差时间序列进行建模预报,再将预报结果加上趋势项,获得最终的钟差预报值。采用IGS提供的GPS超快速观测钟差建模进行短期预报实验,结果表明,该方法能实时有效地对卫星钟差进行预报,且精度优于超快速预报钟差。     

低功耗高速时钟数据恢复电路

为了降低高速串行接口的时钟数据恢复(CDR)电路的功耗,在研究、分析现有时钟数据恢复结构的基础上,提出了一种新的时钟数据鉴相算法及其电路实现方法。新的电路设计仅使用一个高速采样时钟,比传统的鉴相电路减少一半的采样率,从而减少了前端采样模块的功耗。该鉴相算法采用统计方法减小鉴相时钟的噪声,进而达到很低的误码率。该鉴相算法可使用数字综合的方法实现,工作在较低的频率下,这样便于迁移到不同的工艺中。整个电路使用40nm工艺实现,实际芯片测试数据表明,使用该电路的接收端可以稳定工作在13Gb/s的速率下,功耗达到0.83p J/bit,误码率低于10E-12。     

基于IEEE1588协议时钟同步精度影响因素的研究

随着分布式测试技术的快速发展,对地理位置分散的测试设备协同完成测试任务的需求也越来越大,而设备之间的时钟同步精度成为制约测试效果的关键因素;为了对时钟同步精度的影响因素进行研究,提出了基于IEEE1588协议的网络时钟同步实现方案;首先对IEEE1588基本原理进行分析,然后提出了IEEE1588协议的实现方案,最后搭建实验平台对影响同步精度的因素进行研究;研究结果表明,同步间隔和网络拓扑结构影响时钟同步精度的两个主要因素。     

多总线平台一体化测试系统时钟同步和触发设计

随着现代被测对象复杂性的增加以及单一接口形式测试总线产品种类的限制,大多情况下必须要构建多总线平台一体化测试系统;然而不同接口形式的测试设备时钟同步和触发机制不同,多总线平台一体化过程中时钟同步和触发的统一是必须要考虑的问题;在提出了基于硬线的方式、基于PTP的方式以及混合方式三种时钟同步和触发设计的同时,以在研项目硬件设备为平台,对其性能进行了测试;结果显示,方案不同同步精度不同,基于硬线和PTP的方式最大同步偏差分别为50ns和523ns,可适用于不同的测试场景.     

A low-jitter low-power monolithically integrated optical receiver for SDH STM-16

A high-scale integrated optical receiver including a preamplifier, a limiting amplifier, a clock and data recovery (CDR) block, and a 1:4 demultiplexer (DEMUX) has been realized in a 0.25 μm CMOS technology. Using the loop parameter optimization method and the low-jitter circuit design technique, the rms and peak-to-peak jitter of the recovered 625 MHz clock are 9.4 and 46.3 ps, respectively, which meet the jitter specifications stipulated in ITU-T recommendation G.958. In response to 2.5 Gb/s PRBS input da...     

基于网络化测试系统时间同步协议确定

根据不同任务的需求,测试系统已经更多的开始关注系统之间的数据共享。IEEE提出了一种把与同步相关的时间信息封装在数据报文中的技术,使组网连接简化,从而有效地解决了测试系统实时性问题。讨论了IEEEl588精密时间同步协议的工作原理和它与传统测试系统同步方式的不同,以及在测试系统网络化的前提下,采用这一同步协议解决网络化测试系统时间不确定性的问题。